JP2000307105A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
に形成されたゲート酸化膜10と、このゲート酸化膜1
0よりも膜厚の厚い選択酸化膜9と、前記ゲート酸化膜
10上に形成され、かつ選択酸化膜9上に一部が跨るよ
うに形成されたゲート電極11と、このゲート電極11
に隣接するように基板表層に形成された低濃度のソース
・ドレイン領域13,14及び高濃度のソース・ドレイ
ン領域15,16とを有するものにおいて、前記選択酸
化膜9から低濃度のソース・ドレイン領域13,14に
跨るように更に低濃度の不純物領域17,18を形成し
たことを特徴とする。
Description
製造方法に関し、更に言えば、高耐圧MOSトランジス
タ構造とその製造方法の改良技術に関する。
明するための断面図である。
板であり、この基板51上には不図示の素子分離膜と第
1,第2のゲート絶縁膜52,53が形成され、54は
この第1のゲート絶縁膜52から第2のゲート絶縁膜5
3の一部に跨るようにパターニング形成されたゲート電
極である。また、55は低濃度のソース・ドレイン領域
で、56は高濃度のソース・ドレイン領域であり、LD
D(Lightly Doped Drain)構造を成している。尚、便
宜的にドレイン領域側のみ図示してある。更に、57は
前記ソース・ドレイン領域56にコンタクト接続される
ソース・ドレイン電極である。
造(Nチャネル型の場合)において、電界緩和を図るた
めに、前記低濃度のソース・ドレイン領域55の端部を
第2のゲート絶縁膜53端部からおよそ2μm程度(抜
き幅H)後退させることで、およそ80V程度の高耐圧
化を可能にしていた。即ち、この抜き幅H部分の寄生抵
抗が増大し、この部分にドレイン電圧がトラップされる
ため、トランジスタ本体にかかる電界を減少させること
ができ、高耐圧化が図れるものである。
発中の95Vプロセスでは、上記80Vプロセスに比し
て電界が更に強まるため、前記低濃度のソース・ドレイ
ン領域55の端部を第2のゲート絶縁膜53端部から更
に後退させる必要が生じた(図7に示す矢印方向)。
増大によってトランジスタの3極管しきい値電圧(V
t)が、およそ10V程度とかなり大きくなり、非常に
扱い難いものとなってしまう。
かる電界を増大させることなしに、しきい値電圧を低下
させた半導体装置とその製造方法を提供することを目的
とする。
装置は、図6に示すようにP型の半導体基板1上に形成
されたゲート酸化膜10と、このゲート酸化膜10より
も膜厚の厚い選択酸化膜9と、前記ゲート酸化膜10上
に形成され、かつ選択酸化膜9上に一部が跨るように形
成されたゲート電極11と、前記ゲート電極11に隣接
する選択酸化膜9の一端部から後退した基板表層に形成
されたN型の低濃度のソース・ドレイン領域13,14
と、前記選択酸化膜9の他端部に隣接するように基板表
層に形成されたN型の高濃度のソース・ドレイン領域1
5,16とを有するもので、前記選択酸化膜9の一端部
から低濃度のソース・ドレイン領域13,14端部にか
けて、しきい値電圧引き下げ用の更に低濃度のN型不純
物領域17,18が形成されていることを特徴とする。
P型の半導体基板表層に第1のレジスト膜3をマスクに
してN型の第1の不純物をイオン注入した後に、図2に
示すように第2のレジスト膜5をマスクにして基板表層
にN型の第2の不純物をイオン注入し、図3に示すよう
に第1及び第2の不純物を拡散する。次に、前記基板上
に開口を有するシリコン窒化膜8を形成した後に、この
シリコン窒化膜8をマスクに基板表面を熱酸化してこの
基板上に選択酸化膜9を形成する。続いて、図4に示す
ように基板表面を熱酸化して前記選択酸化膜9以外の基
板領域にゲート酸化膜10を形成した後に、このゲート
酸化膜10から前記選択酸化膜9の一部に跨るようにゲ
ート電極11を形成する。次に、前記選択酸化膜9及び
ゲート電極11をマスクにして基板表層にN型の第3の
不純物をイオン注入する。そして、図5に示すようにア
ニール処理を施すことで前記基板表層にイオン注入した
前記第1及び第3の不純物を拡散させて前記選択酸化膜
9の一端部から後退した基板表層に低濃度のN型ソース
・ドレイン領域13,14を形成すると共に、選択酸化
膜9の他端部に隣接するように基板表層に高濃度のN型
ソース・ドレイン領域15,16を形成し、更に第2の
不純物を拡散させて前記選択酸化膜9の一端部から低濃
度のソース・ドレイン領域13,14端部にかけて、し
きい値電圧引き下げ用の低濃度のN型不純物領域17,
18を形成する工程とを具備したことを特徴とする。
製造方法に係る一実施形態について図面を参照しながら
説明する。
の半導体基板(濃度:およそ3×1014/cm3)であ
り、この基板1上には不図示の素子分離膜(選択酸化膜
9含む)とゲート酸化膜10が形成され、11はこのゲ
ート酸化膜10上にパターニング形成されたゲート電極
である。また、13,14は低濃度のソース・ドレイン
領域(表面濃度:およそ1×1017/cm3)で、1
5,16は高濃度のソース・ドレイン領域(表面濃度:
およそ5×1020/cm3)であり、LDD(Lightly D
oped Drain)構造の半導体装置(MOSトランジスタ)
を構成している。
耐圧化を図るために第2のゲート酸化膜を構成する選択
酸化膜9の端部から後退した位置に低濃度のソース・ド
レイン領域13,14を配置してなる半導体装置におい
て、3極管しきい値電圧(Vt)を引き下げるための、
いわゆるチャネル橋渡し用の低濃度の不純物領域17,
18(表面濃度:およそ5×1016/cm3)を前記選
択酸化膜9の端部から低濃度のソース・ドレイン領域1
3,14に跨るように形成したことである。
ジスタ本体にかかる電界を増大させることなしに、しき
い値電圧(Vt)を通常デバイスと同等のしきい値電圧
(Vt)まで引き下げることができた。尚、例えば、お
よそ95Vの高耐圧MOSトランジスタでは、しきい値
電圧(Vt)をおよそ1.5V程度(従来構造では、お
よそ10V程度)にまで引き下げることができた。
深さXjは、上述したようにしきい値電圧(Vt)の低
減効果のみを狙っているため、厳密な管理は必要なく、
製造工程が複雑化することはない。
説明する。
およそ3×1014/cm3)上にダミー酸化膜2を形成
した後に、第1のレジスト膜(低濃度のソース・ドレイ
ン領域13,14形成用)3をマスクにして第1の不純
物(例えば、リンイオン、ヒ素イオンでも良い。)をイ
オン注入して、第1のイオン注入層4を形成する。本工
程では、例えばリンイオンをおよそ100KeVの加速
電圧で、5×1012/cm2の注入量でイオン注入して
いる。
5をマスクにして基板表層に第2の不純物(例えば、ヒ
素イオン、リンイオンでも良い。)をイオン注入して、
第2のイオン注入層6を形成する。本工程では、例えば
ヒ素イオンをおよそ160KeVの加速電圧で、2×1
012/cm2の注入量でイオン注入している。
ッド酸化膜7上に形成した開口を有するシリコン窒化膜
8をマスクに基板表面を熱酸化して、この基板1上に選
択酸化膜9(第2のゲート酸化膜)及び素子分離膜を形
成する。尚、この熱処理前に低濃度層形成のための拡散
処理を施し、前記第1及び第2のイオン注入層4,6は
基板内に拡散されて、第1及び第2のイオン注入層4
A,6A(後述する低濃度のソース・ドレイン領域1
3,14と低濃度の不純物領域17,18)となる。
して前記選択酸化膜9以外の基板領域にゲート酸化膜1
0(第1のゲート酸化膜)を形成する。続いて、全面に
導電膜(例えば、リンドープされたポリシリコン膜、そ
のポリシリコン膜とタングステンシリサイド膜から成る
積層膜でも良い。)を形成した後に、この導電膜をパタ
ーニングして前記ゲート酸化膜10から前記選択酸化膜
9の一部に跨るようにゲート電極11を形成する。更
に、前記選択酸化膜9及びゲート電極11をマスクにし
て基板表層に第3の不純物(例えば、ヒ素イオン、リン
イオンでも良い。)をイオン注入して第3のイオン注入
層12を形成する。本工程では、例えばヒ素イオンをお
よそ80KeVの加速電圧で、6×1015/cm2の注
入量でイオン注入している。
施すことで前記基板表層にイオン注入された前記第1及
び第3の不純物を拡散させて低濃度のN型ソース・ドレ
イン領域13,14(表面濃度:およそ1×1017/c
m3)及び高濃度のN型ソース・ドレイン領域15,1
6(表面濃度:およそ5×1020/cm3)を形成する
と共に、前記第2の不純物を拡散させて低濃度のN型不
純物領域17,18(表面濃度:およそ5×1016/c
m3)を形成する。
層間絶縁膜(不図示)を介して高濃度のソース・ドレイ
ン領域15,16にコンタクトするソース・ドレイン電
極19,20を形成して半導体装置が完成する。
7)の低濃度のソース・ドレイン領域55の端部を第2
のゲート絶縁膜53端部から後退させて高耐圧化を可能
にした半導体装置において、選択酸化膜9から低濃度の
ソース・ドレイン領域13,14に跨るようにチャネル
橋渡し用のN型不純物領域17,18を形成したこと
で、しきい値電圧を引き下げることができる。
(基板あるいはウエル領域等)上にNチャネル型MOS
トランジスタを形成した一例を紹介したが、N型半導体
層(基板あるいはウエル領域等)基板上にPチャネル型
MOSトランジスタを形成する場合も同様である。
レイン領域の両側に選択酸化膜9を介してゲート電極1
1を形成しているが、一方(例えば、ドレイン領域側)
にのみ選択酸化膜9を介してゲート電極11を形成する
ものであっても良い。
(チャネル橋渡し)用の低濃度の不純物領域を第2のゲ
ート酸化膜から低濃度のソース・ドレイン領域に跨るよ
うに形成したことで、トランジスタ本体にかかる電界を
増大させることなしに、しきい値電圧を低下させること
ができる。
示す断面図である。
示す断面図である。
示す断面図である。
示す断面図である。
示す断面図である。
示す断面図である。
Claims (2)
- 【請求項1】 一導電型の半導体基板上に形成された第
1の絶縁膜と、前記第1の絶縁膜よりも膜厚の厚い第2
の絶縁膜と、前記第1の絶縁膜上に形成され、かつ第2
の絶縁膜上に一部が跨るように形成されたゲート電極
と、前記ゲート電極に隣接する第2の絶縁膜の一端部か
ら後退した基板表層に形成された逆導電型の低濃度のソ
ース・ドレイン領域と、前記第2の絶縁膜の他端部に隣
接するように基板表層に形成された逆導電型の高濃度の
ソース・ドレイン領域とを有する半導体装置において、 前記第2の絶縁膜の一端部から低濃度のソース・ドレイ
ン領域端部にかけて、しきい値電圧引き下げ用の低濃度
の逆導電型不純物領域が形成されていることを特徴とす
る半導体装置。 - 【請求項2】 一導電型の半導体基板表層に第1のレジ
スト膜をマスクにして逆導電型の第1の不純物をイオン
注入した後に第2のレジスト膜をマスクにして基板表層
に逆導電型の第2の不純物をイオン注入し第1及び第2
の不純物を拡散する工程と、 前記基板上に開口を有する耐酸化性膜を形成した後にこ
の耐酸化性膜をマスクに基板表面を熱酸化してこの基板
上に選択酸化膜を形成する工程と、 基板表面を熱酸化して前記選択酸化膜以外の基板領域に
ゲート酸化膜を形成する工程と、 全面に導電膜を形成した後にこの導電膜をパターニング
して前記ゲート酸化膜から前記選択酸化膜の一部に跨る
ようにゲート電極を形成する工程と、 前記選択酸化膜及びゲート電極をマスクにして基板表層
に逆導電型の第3の不純物をイオン注入する工程と、 アニール処理を施すことで前記基板表層にイオン注入さ
れた前記第1及び第3の不純物を拡散させて前記選択酸
化膜の一端部から後退した基板表層に低濃度の逆導電型
ソース・ドレイン領域を形成すると共に選択酸化膜の他
端部に隣接するように基板表層に高濃度の逆導電型ソー
ス・ドレイン領域を形成し、更に第2の不純物を拡散さ
せて前記選択酸化膜の一端部から低濃度のソース・ドレ
イン領域端部にかけて、しきい値電圧引き下げ用の逆導
電型不純物領域を形成する工程とを具備したことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11116874A JP2000307105A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11116874A JP2000307105A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000307105A true JP2000307105A (ja) | 2000-11-02 |
Family
ID=14697780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11116874A Pending JP2000307105A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000307105A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
US10615079B2 (en) | 2016-04-06 | 2020-04-07 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1999
- 1999-04-23 JP JP11116874A patent/JP2000307105A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
US10615079B2 (en) | 2016-04-06 | 2020-04-07 | Denso Corporation | Semiconductor device and method for manufacturing the same |
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