JP2000307105A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000307105A JP2000307105A JP11116874A JP11687499A JP2000307105A JP 2000307105 A JP2000307105 A JP 2000307105A JP 11116874 A JP11116874 A JP 11116874A JP 11687499 A JP11687499 A JP 11687499A JP 2000307105 A JP2000307105 A JP 2000307105A
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Abstract
(57)【要約】
【課題】 しきい値電圧を低減する。
【解決手段】 本発明の半導体装置は、半導体基板１上
に形成されたゲート酸化膜１０と、このゲート酸化膜１
０よりも膜厚の厚い選択酸化膜９と、前記ゲート酸化膜
１０上に形成され、かつ選択酸化膜９上に一部が跨るよ
うに形成されたゲート電極１１と、このゲート電極１１
に隣接するように基板表層に形成された低濃度のソース
・ドレイン領域１３，１４及び高濃度のソース・ドレイ
ン領域１５，１６とを有するものにおいて、前記選択酸
化膜９から低濃度のソース・ドレイン領域１３，１４に
跨るように更に低濃度の不純物領域１７，１８を形成し
たことを特徴とする。
に形成されたゲート酸化膜１０と、このゲート酸化膜１
０よりも膜厚の厚い選択酸化膜９と、前記ゲート酸化膜
１０上に形成され、かつ選択酸化膜９上に一部が跨るよ
うに形成されたゲート電極１１と、このゲート電極１１
に隣接するように基板表層に形成された低濃度のソース
・ドレイン領域１３，１４及び高濃度のソース・ドレイ
ン領域１５，１６とを有するものにおいて、前記選択酸
化膜９から低濃度のソース・ドレイン領域１３，１４に
跨るように更に低濃度の不純物領域１７，１８を形成し
たことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、高耐圧ＭＯＳトランジス
タ構造とその製造方法の改良技術に関する。
製造方法に関し、更に言えば、高耐圧ＭＯＳトランジス
タ構造とその製造方法の改良技術に関する。
【０００２】
【従来の技術】図７は従来の半導体装置の基本構成を説
明するための断面図である。
明するための断面図である。
【０００３】５１は一導電型、例えば、Ｐ型の半導体基
板であり、この基板５１上には不図示の素子分離膜と第
１，第２のゲート絶縁膜５２，５３が形成され、５４は
この第１のゲート絶縁膜５２から第２のゲート絶縁膜５
３の一部に跨るようにパターニング形成されたゲート電
極である。また、５５は低濃度のソース・ドレイン領域
で、５６は高濃度のソース・ドレイン領域であり、ＬＤ
Ｄ（Lightly Doped Drain）構造を成している。尚、便
宜的にドレイン領域側のみ図示してある。更に、５７は
前記ソース・ドレイン領域５６にコンタクト接続される
ソース・ドレイン電極である。
板であり、この基板５１上には不図示の素子分離膜と第
１，第２のゲート絶縁膜５２，５３が形成され、５４は
この第１のゲート絶縁膜５２から第２のゲート絶縁膜５
３の一部に跨るようにパターニング形成されたゲート電
極である。また、５５は低濃度のソース・ドレイン領域
で、５６は高濃度のソース・ドレイン領域であり、ＬＤ
Ｄ（Lightly Doped Drain）構造を成している。尚、便
宜的にドレイン領域側のみ図示してある。更に、５７は
前記ソース・ドレイン領域５６にコンタクト接続される
ソース・ドレイン電極である。
【０００４】そして、上記高耐圧ＭＯＳトランジスタ構
造（Ｎチャネル型の場合）において、電界緩和を図るた
めに、前記低濃度のソース・ドレイン領域５５の端部を
第２のゲート絶縁膜５３端部からおよそ２μｍ程度（抜
き幅Ｈ）後退させることで、およそ８０Ｖ程度の高耐圧
化を可能にしていた。即ち、この抜き幅Ｈ部分の寄生抵
抗が増大し、この部分にドレイン電圧がトラップされる
ため、トランジスタ本体にかかる電界を減少させること
ができ、高耐圧化が図れるものである。
造（Ｎチャネル型の場合）において、電界緩和を図るた
めに、前記低濃度のソース・ドレイン領域５５の端部を
第２のゲート絶縁膜５３端部からおよそ２μｍ程度（抜
き幅Ｈ）後退させることで、およそ８０Ｖ程度の高耐圧
化を可能にしていた。即ち、この抜き幅Ｈ部分の寄生抵
抗が増大し、この部分にドレイン電圧がトラップされる
ため、トランジスタ本体にかかる電界を減少させること
ができ、高耐圧化が図れるものである。
【０００５】
【発明が解決しようとする課題】しかしながら、現在開
発中の９５Ｖプロセスでは、上記８０Ｖプロセスに比し
て電界が更に強まるため、前記低濃度のソース・ドレイ
ン領域５５の端部を第２のゲート絶縁膜５３端部から更
に後退させる必要が生じた（図７に示す矢印方向）。
発中の９５Ｖプロセスでは、上記８０Ｖプロセスに比し
て電界が更に強まるため、前記低濃度のソース・ドレイ
ン領域５５の端部を第２のゲート絶縁膜５３端部から更
に後退させる必要が生じた（図７に示す矢印方向）。
【０００６】しかしながら、このときの抜き幅Ｈ部分の
増大によってトランジスタの３極管しきい値電圧（Ｖ
ｔ）が、およそ１０Ｖ程度とかなり大きくなり、非常に
扱い難いものとなってしまう。
増大によってトランジスタの３極管しきい値電圧（Ｖ
ｔ）が、およそ１０Ｖ程度とかなり大きくなり、非常に
扱い難いものとなってしまう。
【０００７】従って、本発明ではトランジスタ本体にか
かる電界を増大させることなしに、しきい値電圧を低下
させた半導体装置とその製造方法を提供することを目的
とする。
かる電界を増大させることなしに、しきい値電圧を低下
させた半導体装置とその製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】そこで、本発明の半導体
装置は、図６に示すようにＰ型の半導体基板１上に形成
されたゲート酸化膜１０と、このゲート酸化膜１０より
も膜厚の厚い選択酸化膜９と、前記ゲート酸化膜１０上
に形成され、かつ選択酸化膜９上に一部が跨るように形
成されたゲート電極１１と、前記ゲート電極１１に隣接
する選択酸化膜９の一端部から後退した基板表層に形成
されたＮ型の低濃度のソース・ドレイン領域１３，１４
と、前記選択酸化膜９の他端部に隣接するように基板表
層に形成されたＮ型の高濃度のソース・ドレイン領域１
５，１６とを有するもので、前記選択酸化膜９の一端部
から低濃度のソース・ドレイン領域１３，１４端部にか
けて、しきい値電圧引き下げ用の更に低濃度のＮ型不純
物領域１７，１８が形成されていることを特徴とする。
装置は、図６に示すようにＰ型の半導体基板１上に形成
されたゲート酸化膜１０と、このゲート酸化膜１０より
も膜厚の厚い選択酸化膜９と、前記ゲート酸化膜１０上
に形成され、かつ選択酸化膜９上に一部が跨るように形
成されたゲート電極１１と、前記ゲート電極１１に隣接
する選択酸化膜９の一端部から後退した基板表層に形成
されたＮ型の低濃度のソース・ドレイン領域１３，１４
と、前記選択酸化膜９の他端部に隣接するように基板表
層に形成されたＮ型の高濃度のソース・ドレイン領域１
５，１６とを有するもので、前記選択酸化膜９の一端部
から低濃度のソース・ドレイン領域１３，１４端部にか
けて、しきい値電圧引き下げ用の更に低濃度のＮ型不純
物領域１７，１８が形成されていることを特徴とする。
【０００９】また、その製造方法は、図１に示すように
Ｐ型の半導体基板表層に第１のレジスト膜３をマスクに
してＮ型の第１の不純物をイオン注入した後に、図２に
示すように第２のレジスト膜５をマスクにして基板表層
にＮ型の第２の不純物をイオン注入し、図３に示すよう
に第１及び第２の不純物を拡散する。次に、前記基板上
に開口を有するシリコン窒化膜８を形成した後に、この
シリコン窒化膜８をマスクに基板表面を熱酸化してこの
基板上に選択酸化膜９を形成する。続いて、図４に示す
ように基板表面を熱酸化して前記選択酸化膜９以外の基
板領域にゲート酸化膜１０を形成した後に、このゲート
酸化膜１０から前記選択酸化膜９の一部に跨るようにゲ
ート電極１１を形成する。次に、前記選択酸化膜９及び
ゲート電極１１をマスクにして基板表層にＮ型の第３の
不純物をイオン注入する。そして、図５に示すようにア
ニール処理を施すことで前記基板表層にイオン注入した
前記第１及び第３の不純物を拡散させて前記選択酸化膜
９の一端部から後退した基板表層に低濃度のＮ型ソース
・ドレイン領域１３，１４を形成すると共に、選択酸化
膜９の他端部に隣接するように基板表層に高濃度のＮ型
ソース・ドレイン領域１５，１６を形成し、更に第２の
不純物を拡散させて前記選択酸化膜９の一端部から低濃
度のソース・ドレイン領域１３，１４端部にかけて、し
きい値電圧引き下げ用の低濃度のＮ型不純物領域１７，
１８を形成する工程とを具備したことを特徴とする。
Ｐ型の半導体基板表層に第１のレジスト膜３をマスクに
してＮ型の第１の不純物をイオン注入した後に、図２に
示すように第２のレジスト膜５をマスクにして基板表層
にＮ型の第２の不純物をイオン注入し、図３に示すよう
に第１及び第２の不純物を拡散する。次に、前記基板上
に開口を有するシリコン窒化膜８を形成した後に、この
シリコン窒化膜８をマスクに基板表面を熱酸化してこの
基板上に選択酸化膜９を形成する。続いて、図４に示す
ように基板表面を熱酸化して前記選択酸化膜９以外の基
板領域にゲート酸化膜１０を形成した後に、このゲート
酸化膜１０から前記選択酸化膜９の一部に跨るようにゲ
ート電極１１を形成する。次に、前記選択酸化膜９及び
ゲート電極１１をマスクにして基板表層にＮ型の第３の
不純物をイオン注入する。そして、図５に示すようにア
ニール処理を施すことで前記基板表層にイオン注入した
前記第１及び第３の不純物を拡散させて前記選択酸化膜
９の一端部から後退した基板表層に低濃度のＮ型ソース
・ドレイン領域１３，１４を形成すると共に、選択酸化
膜９の他端部に隣接するように基板表層に高濃度のＮ型
ソース・ドレイン領域１５，１６を形成し、更に第２の
不純物を拡散させて前記選択酸化膜９の一端部から低濃
度のソース・ドレイン領域１３，１４端部にかけて、し
きい値電圧引き下げ用の低濃度のＮ型不純物領域１７，
１８を形成する工程とを具備したことを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１１】図６において、１は一導電型、例えばＰ型
の半導体基板（濃度：およそ３×１０14／ｃｍ3）であ
り、この基板１上には不図示の素子分離膜（選択酸化膜
９含む）とゲート酸化膜１０が形成され、１１はこのゲ
ート酸化膜１０上にパターニング形成されたゲート電極
である。また、１３，１４は低濃度のソース・ドレイン
領域（表面濃度：およそ１×１０17／ｃｍ3）で、１
５，１６は高濃度のソース・ドレイン領域（表面濃度：
およそ５×１０20／ｃｍ3）であり、ＬＤＤ（Lightly D
oped Drain）構造の半導体装置（ＭＯＳトランジスタ）
を構成している。
の半導体基板（濃度：およそ３×１０14／ｃｍ3）であ
り、この基板１上には不図示の素子分離膜（選択酸化膜
９含む）とゲート酸化膜１０が形成され、１１はこのゲ
ート酸化膜１０上にパターニング形成されたゲート電極
である。また、１３，１４は低濃度のソース・ドレイン
領域（表面濃度：およそ１×１０17／ｃｍ3）で、１
５，１６は高濃度のソース・ドレイン領域（表面濃度：
およそ５×１０20／ｃｍ3）であり、ＬＤＤ（Lightly D
oped Drain）構造の半導体装置（ＭＯＳトランジスタ）
を構成している。
【００１２】そして、本発明の半導体装置の特徴は、高
耐圧化を図るために第２のゲート酸化膜を構成する選択
酸化膜９の端部から後退した位置に低濃度のソース・ド
レイン領域１３，１４を配置してなる半導体装置におい
て、３極管しきい値電圧（Ｖｔ）を引き下げるための、
いわゆるチャネル橋渡し用の低濃度の不純物領域１７，
１８（表面濃度：およそ５×１０16／ｃｍ3）を前記選
択酸化膜９の端部から低濃度のソース・ドレイン領域１
３，１４に跨るように形成したことである。
耐圧化を図るために第２のゲート酸化膜を構成する選択
酸化膜９の端部から後退した位置に低濃度のソース・ド
レイン領域１３，１４を配置してなる半導体装置におい
て、３極管しきい値電圧（Ｖｔ）を引き下げるための、
いわゆるチャネル橋渡し用の低濃度の不純物領域１７，
１８（表面濃度：およそ５×１０16／ｃｍ3）を前記選
択酸化膜９の端部から低濃度のソース・ドレイン領域１
３，１４に跨るように形成したことである。
【００１３】そして、本デバイス構造によれば、トラン
ジスタ本体にかかる電界を増大させることなしに、しき
い値電圧（Ｖｔ）を通常デバイスと同等のしきい値電圧
（Ｖｔ）まで引き下げることができた。尚、例えば、お
よそ９５Ｖの高耐圧ＭＯＳトランジスタでは、しきい値
電圧（Ｖｔ）をおよそ１．５Ｖ程度（従来構造では、お
よそ１０Ｖ程度）にまで引き下げることができた。
ジスタ本体にかかる電界を増大させることなしに、しき
い値電圧（Ｖｔ）を通常デバイスと同等のしきい値電圧
（Ｖｔ）まで引き下げることができた。尚、例えば、お
よそ９５Ｖの高耐圧ＭＯＳトランジスタでは、しきい値
電圧（Ｖｔ）をおよそ１．５Ｖ程度（従来構造では、お
よそ１０Ｖ程度）にまで引き下げることができた。
【００１４】ここで、前記不純物領域１７，１８の拡散
深さＸｊは、上述したようにしきい値電圧（Ｖｔ）の低
減効果のみを狙っているため、厳密な管理は必要なく、
製造工程が複雑化することはない。
深さＸｊは、上述したようにしきい値電圧（Ｖｔ）の低
減効果のみを狙っているため、厳密な管理は必要なく、
製造工程が複雑化することはない。
【００１５】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００１６】先ず、図１において、前記基板１（濃度：
およそ３×１０14／ｃｍ3）上にダミー酸化膜２を形成
した後に、第１のレジスト膜（低濃度のソース・ドレイ
ン領域１３，１４形成用）３をマスクにして第１の不純
物（例えば、リンイオン、ヒ素イオンでも良い。）をイ
オン注入して、第１のイオン注入層４を形成する。本工
程では、例えばリンイオンをおよそ１００ＫｅＶの加速
電圧で、５×１０12／ｃｍ2の注入量でイオン注入して
いる。
およそ３×１０14／ｃｍ3）上にダミー酸化膜２を形成
した後に、第１のレジスト膜（低濃度のソース・ドレイ
ン領域１３，１４形成用）３をマスクにして第１の不純
物（例えば、リンイオン、ヒ素イオンでも良い。）をイ
オン注入して、第１のイオン注入層４を形成する。本工
程では、例えばリンイオンをおよそ１００ＫｅＶの加速
電圧で、５×１０12／ｃｍ2の注入量でイオン注入して
いる。
【００１７】また、図２に示すように第２のレジスト膜
５をマスクにして基板表層に第２の不純物（例えば、ヒ
素イオン、リンイオンでも良い。）をイオン注入して、
第２のイオン注入層６を形成する。本工程では、例えば
ヒ素イオンをおよそ１６０ＫｅＶの加速電圧で、２×１
０12／ｃｍ2の注入量でイオン注入している。
５をマスクにして基板表層に第２の不純物（例えば、ヒ
素イオン、リンイオンでも良い。）をイオン注入して、
第２のイオン注入層６を形成する。本工程では、例えば
ヒ素イオンをおよそ１６０ＫｅＶの加速電圧で、２×１
０12／ｃｍ2の注入量でイオン注入している。
【００１８】次に、図３に示すように前記基板１上のパ
ッド酸化膜７上に形成した開口を有するシリコン窒化膜
８をマスクに基板表面を熱酸化して、この基板１上に選
択酸化膜９（第２のゲート酸化膜）及び素子分離膜を形
成する。尚、この熱処理前に低濃度層形成のための拡散
処理を施し、前記第１及び第２のイオン注入層４，６は
基板内に拡散されて、第１及び第２のイオン注入層４
Ａ，６Ａ（後述する低濃度のソース・ドレイン領域１
３，１４と低濃度の不純物領域１７，１８）となる。
ッド酸化膜７上に形成した開口を有するシリコン窒化膜
８をマスクに基板表面を熱酸化して、この基板１上に選
択酸化膜９（第２のゲート酸化膜）及び素子分離膜を形
成する。尚、この熱処理前に低濃度層形成のための拡散
処理を施し、前記第１及び第２のイオン注入層４，６は
基板内に拡散されて、第１及び第２のイオン注入層４
Ａ，６Ａ（後述する低濃度のソース・ドレイン領域１
３，１４と低濃度の不純物領域１７，１８）となる。
【００１９】更に、図４に示すように基板表面を熱酸化
して前記選択酸化膜９以外の基板領域にゲート酸化膜１
０（第１のゲート酸化膜）を形成する。続いて、全面に
導電膜（例えば、リンドープされたポリシリコン膜、そ
のポリシリコン膜とタングステンシリサイド膜から成る
積層膜でも良い。）を形成した後に、この導電膜をパタ
ーニングして前記ゲート酸化膜１０から前記選択酸化膜
９の一部に跨るようにゲート電極１１を形成する。更
に、前記選択酸化膜９及びゲート電極１１をマスクにし
て基板表層に第３の不純物（例えば、ヒ素イオン、リン
イオンでも良い。）をイオン注入して第３のイオン注入
層１２を形成する。本工程では、例えばヒ素イオンをお
よそ８０ＫｅＶの加速電圧で、６×１０15／ｃｍ2の注
入量でイオン注入している。
して前記選択酸化膜９以外の基板領域にゲート酸化膜１
０（第１のゲート酸化膜）を形成する。続いて、全面に
導電膜（例えば、リンドープされたポリシリコン膜、そ
のポリシリコン膜とタングステンシリサイド膜から成る
積層膜でも良い。）を形成した後に、この導電膜をパタ
ーニングして前記ゲート酸化膜１０から前記選択酸化膜
９の一部に跨るようにゲート電極１１を形成する。更
に、前記選択酸化膜９及びゲート電極１１をマスクにし
て基板表層に第３の不純物（例えば、ヒ素イオン、リン
イオンでも良い。）をイオン注入して第３のイオン注入
層１２を形成する。本工程では、例えばヒ素イオンをお
よそ８０ＫｅＶの加速電圧で、６×１０15／ｃｍ2の注
入量でイオン注入している。
【００２０】その後、図５に示すようにアニール処理を
施すことで前記基板表層にイオン注入された前記第１及
び第３の不純物を拡散させて低濃度のＮ型ソース・ドレ
イン領域１３，１４（表面濃度：およそ１×１０17／ｃ
ｍ3）及び高濃度のＮ型ソース・ドレイン領域１５，１
６（表面濃度：およそ５×１０20／ｃｍ3）を形成する
と共に、前記第２の不純物を拡散させて低濃度のＮ型不
純物領域１７，１８（表面濃度：およそ５×１０16／ｃ
ｍ3）を形成する。
施すことで前記基板表層にイオン注入された前記第１及
び第３の不純物を拡散させて低濃度のＮ型ソース・ドレ
イン領域１３，１４（表面濃度：およそ１×１０17／ｃ
ｍ3）及び高濃度のＮ型ソース・ドレイン領域１５，１
６（表面濃度：およそ５×１０20／ｃｍ3）を形成する
と共に、前記第２の不純物を拡散させて低濃度のＮ型不
純物領域１７，１８（表面濃度：およそ５×１０16／ｃ
ｍ3）を形成する。
【００２１】そして、図６に示すように全面に形成した
層間絶縁膜（不図示）を介して高濃度のソース・ドレイ
ン領域１５，１６にコンタクトするソース・ドレイン電
極１９，２０を形成して半導体装置が完成する。
層間絶縁膜（不図示）を介して高濃度のソース・ドレイ
ン領域１５，１６にコンタクトするソース・ドレイン電
極１９，２０を形成して半導体装置が完成する。
【００２２】以上説明したように本発明では、従来（図
７）の低濃度のソース・ドレイン領域５５の端部を第２
のゲート絶縁膜５３端部から後退させて高耐圧化を可能
にした半導体装置において、選択酸化膜９から低濃度の
ソース・ドレイン領域１３，１４に跨るようにチャネル
橋渡し用のＮ型不純物領域１７，１８を形成したこと
で、しきい値電圧を引き下げることができる。
７）の低濃度のソース・ドレイン領域５５の端部を第２
のゲート絶縁膜５３端部から後退させて高耐圧化を可能
にした半導体装置において、選択酸化膜９から低濃度の
ソース・ドレイン領域１３，１４に跨るようにチャネル
橋渡し用のＮ型不純物領域１７，１８を形成したこと
で、しきい値電圧を引き下げることができる。
【００２３】尚、本実施形態の説明では、Ｐ型半導体層
（基板あるいはウエル領域等）上にＮチャネル型ＭＯＳ
トランジスタを形成した一例を紹介したが、Ｎ型半導体
層（基板あるいはウエル領域等）基板上にＰチャネル型
ＭＯＳトランジスタを形成する場合も同様である。
（基板あるいはウエル領域等）上にＮチャネル型ＭＯＳ
トランジスタを形成した一例を紹介したが、Ｎ型半導体
層（基板あるいはウエル領域等）基板上にＰチャネル型
ＭＯＳトランジスタを形成する場合も同様である。
【００２４】更に、本実施形態の説明では、ソース・ド
レイン領域の両側に選択酸化膜９を介してゲート電極１
１を形成しているが、一方（例えば、ドレイン領域側）
にのみ選択酸化膜９を介してゲート電極１１を形成する
ものであっても良い。
レイン領域の両側に選択酸化膜９を介してゲート電極１
１を形成しているが、一方（例えば、ドレイン領域側）
にのみ選択酸化膜９を介してゲート電極１１を形成する
ものであっても良い。
【００２５】
【発明の効果】本発明によれば、しきい値電圧引き下げ
（チャネル橋渡し）用の低濃度の不純物領域を第２のゲ
ート酸化膜から低濃度のソース・ドレイン領域に跨るよ
うに形成したことで、トランジスタ本体にかかる電界を
増大させることなしに、しきい値電圧を低下させること
ができる。
（チャネル橋渡し）用の低濃度の不純物領域を第２のゲ
ート酸化膜から低濃度のソース・ドレイン領域に跨るよ
うに形成したことで、トランジスタ本体にかかる電界を
増大させることなしに、しきい値電圧を低下させること
ができる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】従来の半導体装置を示す断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板上に形成された第
１の絶縁膜と、前記第１の絶縁膜よりも膜厚の厚い第２
の絶縁膜と、前記第１の絶縁膜上に形成され、かつ第２
の絶縁膜上に一部が跨るように形成されたゲート電極
と、前記ゲート電極に隣接する第２の絶縁膜の一端部か
ら後退した基板表層に形成された逆導電型の低濃度のソ
ース・ドレイン領域と、前記第２の絶縁膜の他端部に隣
接するように基板表層に形成された逆導電型の高濃度の
ソース・ドレイン領域とを有する半導体装置において、 前記第２の絶縁膜の一端部から低濃度のソース・ドレイ
ン領域端部にかけて、しきい値電圧引き下げ用の低濃度
の逆導電型不純物領域が形成されていることを特徴とす
る半導体装置。 - 【請求項２】 一導電型の半導体基板表層に第１のレジ
スト膜をマスクにして逆導電型の第１の不純物をイオン
注入した後に第２のレジスト膜をマスクにして基板表層
に逆導電型の第２の不純物をイオン注入し第１及び第２
の不純物を拡散する工程と、 前記基板上に開口を有する耐酸化性膜を形成した後にこ
の耐酸化性膜をマスクに基板表面を熱酸化してこの基板
上に選択酸化膜を形成する工程と、 基板表面を熱酸化して前記選択酸化膜以外の基板領域に
ゲート酸化膜を形成する工程と、 全面に導電膜を形成した後にこの導電膜をパターニング
して前記ゲート酸化膜から前記選択酸化膜の一部に跨る
ようにゲート電極を形成する工程と、 前記選択酸化膜及びゲート電極をマスクにして基板表層
に逆導電型の第３の不純物をイオン注入する工程と、 アニール処理を施すことで前記基板表層にイオン注入さ
れた前記第１及び第３の不純物を拡散させて前記選択酸
化膜の一端部から後退した基板表層に低濃度の逆導電型
ソース・ドレイン領域を形成すると共に選択酸化膜の他
端部に隣接するように基板表層に高濃度の逆導電型ソー
ス・ドレイン領域を形成し、更に第２の不純物を拡散さ
せて前記選択酸化膜の一端部から低濃度のソース・ドレ
イン領域端部にかけて、しきい値電圧引き下げ用の逆導
電型不純物領域を形成する工程とを具備したことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116874A JP2000307105A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116874A JP2000307105A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307105A true JP2000307105A (ja) | 2000-11-02 |
Family
ID=14697780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116874A Pending JP2000307105A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| US10615079B2 (en) | 2016-04-06 | 2020-04-07 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1999
- 1999-04-23 JP JP11116874A patent/JP2000307105A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| US10615079B2 (en) | 2016-04-06 | 2020-04-07 | Denso Corporation | Semiconductor device and method for manufacturing the same |
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