JPH07326753A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
導体素子製造の際に信頼性及び収率を向上させるための
ものである。 【構成】 公知の技術でゲート電極及びワード線を形成
する多結晶シリコンを堆積した後、前記多結晶シリコン
の上部に絶縁酸化膜を一定厚さに堆積することにより工
程余裕度を確保し、従来技術のようにマスク多結晶シリ
コンや多結晶シリコンスペーサーを使用しないため工程
を短縮することにより半導体素子の信頼性と収率を向上
させる技術である。
Description
関し、特に公知の技術でゲート電極及びワード線を形成
する多結晶シリコンを堆積した後、前記多結晶シリコン
の上部に絶縁酸化膜を一定厚さに堆積することにより、
工程余裕度を確保し従来の技術のようにマスク多結晶シ
リコンや多結晶シリコンスペーサーを使用せず工程を短
縮することができ、これにより半導体素子の信頼性と収
率を向上させる技術に関する。
要な要因としては、面積減少とこれに及ばない工程準備
の解像度不足による工程余裕(Process Margin) の限界
を挙げることができる。しかし、半導体集積回路の高集
積化を達成するためにはチップ(chip) の単位面積の減
少は必然的であり、これにより高度の工程技術の開発と
共に工程余裕の確保は切実な解決課題になっている。
ることにする。
子のコンタクト形成工程に用いられるマスクを示したレ
イアウト図であり、分離領域用マスク(a)、ゲート電
極及びワード線用マスク(b)、コンタクトホール用マ
スク(c)、第2電導体電極用マスク(d)を示す。
導体素子のコンタクトを示した断面図であり、半導体基
板(1)に分離領域用マスク(a)を利用してフィール
ド酸化膜(2)を形成してゲート酸化膜(3)を成長さ
せた後、直ぐ多結晶シリコンを堆積して不純物注入工程
を行い、ゲート電極及びワード線(4)パターンを形成
した後、LDD(lightly doped drain)構造のソース
(Source) とドレイン(Drain)活性領域(6)を有する
MOSFET形成工程を行い、次いで素子間分離のため
一定厚さの絶縁酸化膜(7)を形成し、マスク多結晶シ
リコン(8)を堆積した後、コンタクトホール用マスク
(c)を利用してマスク多結晶シリコン(8)及び絶縁
酸化膜(7)の一部分を選択エッチングし、多結晶シリ
コンを堆積して非等方性にエッチングすることにより多
結晶シリコンスペーサー(9)を形成した後、これら多
結晶シリコンと絶縁膜のエッチング比を利用してMOS
FETの活性領域(6)にコンタクトホールを形成し、
これを介して活性領域と接続する第2電導体を堆積しマ
スク(d)を利用して所定の大きさにエッチングするこ
とにより、第2電導体電極(10)を前記コンタクトホ
ールに接続させコンタクトの形成を完了させた状態を示
したものである。
高集積化するほど、製造設備の解像度の限界により、前
記で言及した問題等が発生する。
スク多結晶シリコンや、多結晶シリコンスペーサーを用
いずゲート電極及びワード線の上部に絶縁酸化膜を堆積
することにより、工程を単純化し工程余裕度を増加させ
て信頼性及び収率を向上させる半導体素子を提供するこ
とにその目的がある。
めの本発明の特徴は、ピーウェル(P-well) が形成され
た半導体基板上部に分離領域用マスク(a’)を利用し
てLOCOS方式でフィールド酸化膜を成長させ、ゲー
ト酸化膜とゲート電極及びワード線用多結晶シリコンを
時間遅延なく堆積する工程と、前記多結晶シリコンに不
純物注入を行い、一定厚さの第1絶縁膜を堆積し第1ゲ
ート電極及びワード線用マスクを利用して第1絶縁膜と
多結晶シリコンを所定の深さにエッチングし、予備ゲー
ト電極及びワード線パターンを形成する工程と、相対的
に低濃度のイオン注入を行い、前記予備ゲート電極及び
ワード線と第1絶縁膜の上部に絶縁膜を一定の厚さに堆
積した後、非等方性エッチングを行って第1絶縁膜スペ
ーサーを形成し相対的に高濃度のイオン注入を行うこと
により第1LDD活性領域を形成する工程と、全体構造
上部に第2絶縁酸化膜を堆積して平坦化させた後、前記
第2絶縁膜の上部に感光膜を塗布して第2ゲート電極及
びワード線兼コンタクト用マスクを利用して、感光膜を
露光、現像して感光膜パターンを形成する工程と、前記
感光膜パターンを障害物に利用し第2絶縁膜と予備ゲー
ト電極及びワード線多結晶シリコンをエッチングしてコ
ンタクトホールとゲート電極及びワード線を同時に形成
し、その内部に相対的に低濃度のイオン注入を行う工程
と、全体構造上部に一定厚さの絶縁膜を堆積した後、前
記絶縁膜を非等方性エッチングして第2絶縁膜スペーサ
ーを形成し相対的に高濃度のイオン注入工程を行うこと
により、第2LDD構造の活性領域を形成する工程と、
全体構造上部に一定厚さの第2電導層を堆積し、第2電
導層電極用マスク(d’)を利用して第2電導層電極
(10)を形成する工程を含むことにある。
ーンを形成することができ高集積化に伴う面積減少にも
対応できる共に、コンタクトホールとゲート電極を同時
に形成するので工程余裕不足により発生することもあり
得る電導体間の短絡を防止することができる。さらに、
従来技術によりマスク多結晶シリコンと多結晶シリコン
スペーサー工程の際に発生する欠陥(Defect) や粒子
(Particle) 発生を減少させることにより、半導体素子
の信頼性及び収率を向上させることができる。
施例を詳細に説明する。
用マスク(a’)、第1ゲート電極及びワード線用マス
ク(b’)、第2ゲート電極及びワード線兼コンタクト
用マスク(c’)、第2電導層電極用マスク(d’)示
すレイアウト図である。
て本発明の実施例である半導体素子のコンタクトを形成
したものを示す断面図である。
た半導体基板(1)上に分離領域用マスク(a’)を利
用してロコス(LOCOS:locos oxidation of silicon以下
LOCOS と称する)方式でフィールド酸化膜(2)を成長
させ、次いでゲート酸化膜(3)とゲート電極及びワー
ド線用多結晶シリコンを時間遅延なく堆積した後、前記
多結晶シリコンに不純物注入を行い、一定厚さの第1絶
縁膜(7)を堆積し第1ゲート電極及びワード線マスク
(b’)を利用して第1絶縁膜(7)と多結晶シリコン
を所定の大きさにエッチングし、予備ゲート電極及びワ
ード線(4’)パターンを形成したのを示す断面図であ
る。
コンタクトホールとゲート電極及びワード線を形成する
ための工程の際、過度なエッチングによりゲート電極と
第2電極層との短絡が生じないようにするためのもので
あり、工程余裕の確保にその目的がある。
い、一定厚さの絶縁膜に対する堆積と非等方性エッチン
グを行って第1スペーサー絶縁膜(5)を形成し、相対
的に高濃度のイオン注入を行うことにより第1LDD構
造の活性領域(6)を形成した後、第2絶縁酸化膜(1
1)を堆積して感光膜を塗布し、第2ゲート電極及びワ
ード線兼コンタクト用マスク(c’)を利用して感光膜
を露光、現像し感光膜パターン(13)を形成したこと
を示す断面図である。
ることにより、MOSFETの閾電圧を高め、隣接する
活性領域間の漏洩電流とホットキャリア現象を防止する
ことができる。
障害物に利用し第2絶縁膜(11)と予備ゲート電極及
びワード線多結晶シリコン(4)を同時に形成し、その
内部に相対的に低濃度のイオン注入を行い、一定厚さの
絶縁膜に対する堆積と非等方性エッチングを行って第2
絶縁膜スペーサー(12)を形成し、相対的に高濃度の
イオン注入を行うことにより、第2LDD構造の活性領
域(6’)を形成した後一定厚さの第2電導層を堆積
し、マスク(d’)を利用して第2電導層電極(10)
を形成することによりコンタクトを形成したことを示す
断面図である。
単純化させるために、第1絶縁膜(7)の堆積工程を省
略して半導体素子のコンタクトを形成したことを示す断
面図である。
程技術だけでも従来より微細なパターンを形成すること
ができ高集積化に伴う面積減少にも対応できると共
に、、コンタクトホールとゲート電極を同時形成するの
で、工程余裕不足により発生する可能性のある電導体間
の短絡を防止することができる。さらに、従来技術より
マスク多結晶シリコンと多結晶シリコンスペーサー工程
の際に発生する欠陥(Defect)や粒子(Particle) 発生
を減少させることにより、半導体素子の信頼性及び収率
を向上させることがことができる。
程に用いられるマスクを示すレイアウト図。
半導体素子のコンタクトを示す断面図。
クト形成工程に用いられるマスクを示すレイアウト図。
クト形成工程を図3のII−IIに沿って示す断面図。
クト形成工程を図3のII−IIに沿って示す断面図。
クト形成工程を図3のII−IIに沿って示す断面図。
子のコンタクトを示す断面図。
b’…第1ゲート電極及びワード線マスク、c…コンタ
クトホール マスク、c’…第2ゲート電極及びワード
線兼コンタクト マスク、d,d’…第2電導体電極マ
スク、1…半導体基板、2…フィールド酸化膜、3…ゲ
ート酸化膜、4…ゲート電極及びワード線、4’…第1
ゲート電極及びワード線、5…第1絶縁膜スペーサー、
6…第1LDD活性領域、6’…第2LDD活性領域、
7…第1絶縁膜、8…マスク多結晶シリコン、9…多結
晶シリコンスペーサー、10…第2電導体電極、11…
第2絶縁膜、12…第2絶縁膜スペーサー、13…感光
膜パターン、15…コンタクトホール。
Claims (5)
- 【請求項1】 半導体素子の製造方法において、 ピーウェル(P-WELL) が形成された半導体基板上部に、
分離領域用マスク(a’)を用いてLOCOS方式でフ
ィールド酸化膜を成長させ、ゲート酸化膜とゲート電極
及びワード線用多結晶シリコンを時間の遅延なく堆積す
る工程と、 前記多結晶シリコンに不純物注入を行い、一定厚さの第
1絶縁膜を堆積して第1ゲート電極及びワード線用マス
クを用い第1絶縁膜と多結晶シリコンを所定の深さにエ
ッチングして予備ゲート電極及びワード線パターンを形
成する工程と、 相対的に低濃度のイオン注入を行い、前記予備ゲート電
極及びワード線と第1絶縁膜の上部に絶縁膜を一定厚さ
に堆積した後、非等方性エッチングを行って第1絶縁膜
スペーサーを形成し相対的に高濃度のイオン注入を行う
ことにより第1LDD活性領域を形成する工程と、 全体構造上部に第2絶縁酸化膜を堆積して平坦化した
後、前記第2絶縁膜の上部に感光膜を塗布して第2ゲー
ト電極及びワード線兼コンタクト用マスクを用いて前記
感光膜を露光、現像し、感光膜パターンを形成する工程
と、 前記感光膜パターンを障害物に利用し、前記第2絶縁膜
と前記予備ゲート電極及び前記ワード線多結晶シリコン
をエッチングしてコンタクトホールとゲート電極及びワ
ード線を同時に形成し、その内部に相対的に低濃度のイ
オン注入を行う工程と、 全体構造上部に一定厚さの絶縁膜を堆積した後、前記絶
縁膜を非等方性エッチングして第2絶縁膜スペーサーを
形成し、相対的に高濃度のイオン注入を行うことにより
第2LDD構造の活性化領域を形成する工程と、 全体構造上部に一定厚さの第2導電層を堆積し、第2電
導層電極用マスク(d’)を利用して第2電導層電極
(10)を形成する工程を含むことを特徴とする半導体
素子の製造方法。 - 【請求項2】 前記第1絶縁膜は省略可能なことを特徴
とする請求項1記載の半導体素子の製造方法。 - 【請求項3】 前記第2ゲート電極及びワード線兼コン
タクト用マスクは、コンタクトホールと電極を同時に形
成することを特徴とする請求項1記載の半導体素子の製
造方法。 - 【請求項4】 前記高濃度イオン注入工程を省略するこ
とによりMOSFETの閾電圧を高め、隣接する活性領
域間の漏洩電流とホット キャリア(Hot Carrier)現象
を防止することを特徴とする請求項1記載の半導体素子
の製造方法。 - 【請求項5】 前記高濃度イオン注入工程を省略するこ
とにより、第2電導層は不純物を注入した多結晶シリコ
ンを用いて不純物が拡散するようにすることを特徴とす
る請求項4記載の半導体素子の製造方法。
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