JPH07326753A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH07326753A JPH07326753A JP6327748A JP32774894A JPH07326753A JP H07326753 A JPH07326753 A JP H07326753A JP 6327748 A JP6327748 A JP 6327748A JP 32774894 A JP32774894 A JP 32774894A JP H07326753 A JPH07326753 A JP H07326753A
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 238000000151 deposition Methods 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 1
- 230000008021 deposition Effects 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 工程を単純化し、工程余裕度を増加させて半
導体素子製造の際に信頼性及び収率を向上させるための
ものである。 【構成】 公知の技術でゲート電極及びワード線を形成
する多結晶シリコンを堆積した後、前記多結晶シリコン
の上部に絶縁酸化膜を一定厚さに堆積することにより工
程余裕度を確保し、従来技術のようにマスク多結晶シリ
コンや多結晶シリコンスペーサーを使用しないため工程
を短縮することにより半導体素子の信頼性と収率を向上
させる技術である。
導体素子製造の際に信頼性及び収率を向上させるための
ものである。 【構成】 公知の技術でゲート電極及びワード線を形成
する多結晶シリコンを堆積した後、前記多結晶シリコン
の上部に絶縁酸化膜を一定厚さに堆積することにより工
程余裕度を確保し、従来技術のようにマスク多結晶シリ
コンや多結晶シリコンスペーサーを使用しないため工程
を短縮することにより半導体素子の信頼性と収率を向上
させる技術である。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関し、特に公知の技術でゲート電極及びワード線を形成
する多結晶シリコンを堆積した後、前記多結晶シリコン
の上部に絶縁酸化膜を一定厚さに堆積することにより、
工程余裕度を確保し従来の技術のようにマスク多結晶シ
リコンや多結晶シリコンスペーサーを使用せず工程を短
縮することができ、これにより半導体素子の信頼性と収
率を向上させる技術に関する。
関し、特に公知の技術でゲート電極及びワード線を形成
する多結晶シリコンを堆積した後、前記多結晶シリコン
の上部に絶縁酸化膜を一定厚さに堆積することにより、
工程余裕度を確保し従来の技術のようにマスク多結晶シ
リコンや多結晶シリコンスペーサーを使用せず工程を短
縮することができ、これにより半導体素子の信頼性と収
率を向上させる技術に関する。
【０００２】
【従来の技術】半導体集積素子の高集積化に関連する重
要な要因としては、面積減少とこれに及ばない工程準備
の解像度不足による工程余裕（Process Margin) の限界
を挙げることができる。しかし、半導体集積回路の高集
積化を達成するためにはチップ（chip) の単位面積の減
少は必然的であり、これにより高度の工程技術の開発と
共に工程余裕の確保は切実な解決課題になっている。
要な要因としては、面積減少とこれに及ばない工程準備
の解像度不足による工程余裕（Process Margin) の限界
を挙げることができる。しかし、半導体集積回路の高集
積化を達成するためにはチップ（chip) の単位面積の減
少は必然的であり、これにより高度の工程技術の開発と
共に工程余裕の確保は切実な解決課題になっている。
【０００３】従来技術と図１及び図２を参照して説明す
ることにする。
ることにする。
【０００４】図１は、従来技術による実施例の半導体素
子のコンタクト形成工程に用いられるマスクを示したレ
イアウト図であり、分離領域用マスク（ａ）、ゲート電
極及びワード線用マスク（ｂ）、コンタクトホール用マ
スク（ｃ）、第２電導体電極用マスク（ｄ）を示す。
子のコンタクト形成工程に用いられるマスクを示したレ
イアウト図であり、分離領域用マスク（ａ）、ゲート電
極及びワード線用マスク（ｂ）、コンタクトホール用マ
スク（ｃ）、第２電導体電極用マスク（ｄ）を示す。
【０００５】図２は、図１のＩ−Ｉに沿って形成した半
導体素子のコンタクトを示した断面図であり、半導体基
板（１）に分離領域用マスク（ａ）を利用してフィール
ド酸化膜（２）を形成してゲート酸化膜（３）を成長さ
せた後、直ぐ多結晶シリコンを堆積して不純物注入工程
を行い、ゲート電極及びワード線（４）パターンを形成
した後、ＬＤＤ（lightly doped drain)構造のソース
（Source) とドレイン（Drain)活性領域（６）を有する
ＭＯＳＦＥＴ形成工程を行い、次いで素子間分離のため
一定厚さの絶縁酸化膜（７）を形成し、マスク多結晶シ
リコン（８）を堆積した後、コンタクトホール用マスク
（ｃ）を利用してマスク多結晶シリコン（８）及び絶縁
酸化膜（７）の一部分を選択エッチングし、多結晶シリ
コンを堆積して非等方性にエッチングすることにより多
結晶シリコンスペーサー（９）を形成した後、これら多
結晶シリコンと絶縁膜のエッチング比を利用してＭＯＳ
ＦＥＴの活性領域（６）にコンタクトホールを形成し、
これを介して活性領域と接続する第２電導体を堆積しマ
スク（ｄ）を利用して所定の大きさにエッチングするこ
とにより、第２電導体電極（１０）を前記コンタクトホ
ールに接続させコンタクトの形成を完了させた状態を示
したものである。
導体素子のコンタクトを示した断面図であり、半導体基
板（１）に分離領域用マスク（ａ）を利用してフィール
ド酸化膜（２）を形成してゲート酸化膜（３）を成長さ
せた後、直ぐ多結晶シリコンを堆積して不純物注入工程
を行い、ゲート電極及びワード線（４）パターンを形成
した後、ＬＤＤ（lightly doped drain)構造のソース
（Source) とドレイン（Drain)活性領域（６）を有する
ＭＯＳＦＥＴ形成工程を行い、次いで素子間分離のため
一定厚さの絶縁酸化膜（７）を形成し、マスク多結晶シ
リコン（８）を堆積した後、コンタクトホール用マスク
（ｃ）を利用してマスク多結晶シリコン（８）及び絶縁
酸化膜（７）の一部分を選択エッチングし、多結晶シリ
コンを堆積して非等方性にエッチングすることにより多
結晶シリコンスペーサー（９）を形成した後、これら多
結晶シリコンと絶縁膜のエッチング比を利用してＭＯＳ
ＦＥＴの活性領域（６）にコンタクトホールを形成し、
これを介して活性領域と接続する第２電導体を堆積しマ
スク（ｄ）を利用して所定の大きさにエッチングするこ
とにより、第２電導体電極（１０）を前記コンタクトホ
ールに接続させコンタクトの形成を完了させた状態を示
したものである。
【０００６】
【発明が解決しようとする課題】しかし、半導体素子が
高集積化するほど、製造設備の解像度の限界により、前
記で言及した問題等が発生する。
高集積化するほど、製造設備の解像度の限界により、前
記で言及した問題等が発生する。
【０００７】従って本発明では従来技術で用いられるマ
スク多結晶シリコンや、多結晶シリコンスペーサーを用
いずゲート電極及びワード線の上部に絶縁酸化膜を堆積
することにより、工程を単純化し工程余裕度を増加させ
て信頼性及び収率を向上させる半導体素子を提供するこ
とにその目的がある。
スク多結晶シリコンや、多結晶シリコンスペーサーを用
いずゲート電極及びワード線の上部に絶縁酸化膜を堆積
することにより、工程を単純化し工程余裕度を増加させ
て信頼性及び収率を向上させる半導体素子を提供するこ
とにその目的がある。
【０００８】
【課題を解決するための手段】以上の目的を達成するた
めの本発明の特徴は、ピーウェル（P-well) が形成され
た半導体基板上部に分離領域用マスク（ａ’）を利用し
てＬＯＣＯＳ方式でフィールド酸化膜を成長させ、ゲー
ト酸化膜とゲート電極及びワード線用多結晶シリコンを
時間遅延なく堆積する工程と、前記多結晶シリコンに不
純物注入を行い、一定厚さの第１絶縁膜を堆積し第１ゲ
ート電極及びワード線用マスクを利用して第１絶縁膜と
多結晶シリコンを所定の深さにエッチングし、予備ゲー
ト電極及びワード線パターンを形成する工程と、相対的
に低濃度のイオン注入を行い、前記予備ゲート電極及び
ワード線と第１絶縁膜の上部に絶縁膜を一定の厚さに堆
積した後、非等方性エッチングを行って第１絶縁膜スペ
ーサーを形成し相対的に高濃度のイオン注入を行うこと
により第１ＬＤＤ活性領域を形成する工程と、全体構造
上部に第２絶縁酸化膜を堆積して平坦化させた後、前記
第２絶縁膜の上部に感光膜を塗布して第２ゲート電極及
びワード線兼コンタクト用マスクを利用して、感光膜を
露光、現像して感光膜パターンを形成する工程と、前記
感光膜パターンを障害物に利用し第２絶縁膜と予備ゲー
ト電極及びワード線多結晶シリコンをエッチングしてコ
ンタクトホールとゲート電極及びワード線を同時に形成
し、その内部に相対的に低濃度のイオン注入を行う工程
と、全体構造上部に一定厚さの絶縁膜を堆積した後、前
記絶縁膜を非等方性エッチングして第２絶縁膜スペーサ
ーを形成し相対的に高濃度のイオン注入工程を行うこと
により、第２ＬＤＤ構造の活性領域を形成する工程と、
全体構造上部に一定厚さの第２電導層を堆積し、第２電
導層電極用マスク（ｄ’）を利用して第２電導層電極
（１０）を形成する工程を含むことにある。
めの本発明の特徴は、ピーウェル（P-well) が形成され
た半導体基板上部に分離領域用マスク（ａ’）を利用し
てＬＯＣＯＳ方式でフィールド酸化膜を成長させ、ゲー
ト酸化膜とゲート電極及びワード線用多結晶シリコンを
時間遅延なく堆積する工程と、前記多結晶シリコンに不
純物注入を行い、一定厚さの第１絶縁膜を堆積し第１ゲ
ート電極及びワード線用マスクを利用して第１絶縁膜と
多結晶シリコンを所定の深さにエッチングし、予備ゲー
ト電極及びワード線パターンを形成する工程と、相対的
に低濃度のイオン注入を行い、前記予備ゲート電極及び
ワード線と第１絶縁膜の上部に絶縁膜を一定の厚さに堆
積した後、非等方性エッチングを行って第１絶縁膜スペ
ーサーを形成し相対的に高濃度のイオン注入を行うこと
により第１ＬＤＤ活性領域を形成する工程と、全体構造
上部に第２絶縁酸化膜を堆積して平坦化させた後、前記
第２絶縁膜の上部に感光膜を塗布して第２ゲート電極及
びワード線兼コンタクト用マスクを利用して、感光膜を
露光、現像して感光膜パターンを形成する工程と、前記
感光膜パターンを障害物に利用し第２絶縁膜と予備ゲー
ト電極及びワード線多結晶シリコンをエッチングしてコ
ンタクトホールとゲート電極及びワード線を同時に形成
し、その内部に相対的に低濃度のイオン注入を行う工程
と、全体構造上部に一定厚さの絶縁膜を堆積した後、前
記絶縁膜を非等方性エッチングして第２絶縁膜スペーサ
ーを形成し相対的に高濃度のイオン注入工程を行うこと
により、第２ＬＤＤ構造の活性領域を形成する工程と、
全体構造上部に一定厚さの第２電導層を堆積し、第２電
導層電極用マスク（ｄ’）を利用して第２電導層電極
（１０）を形成する工程を含むことにある。
【０００９】
【作用】前記構成により、本発明は従来より微細なパタ
ーンを形成することができ高集積化に伴う面積減少にも
対応できる共に、コンタクトホールとゲート電極を同時
に形成するので工程余裕不足により発生することもあり
得る電導体間の短絡を防止することができる。さらに、
従来技術によりマスク多結晶シリコンと多結晶シリコン
スペーサー工程の際に発生する欠陥（Defect) や粒子
（Particle) 発生を減少させることにより、半導体素子
の信頼性及び収率を向上させることができる。
ーンを形成することができ高集積化に伴う面積減少にも
対応できる共に、コンタクトホールとゲート電極を同時
に形成するので工程余裕不足により発生することもあり
得る電導体間の短絡を防止することができる。さらに、
従来技術によりマスク多結晶シリコンと多結晶シリコン
スペーサー工程の際に発生する欠陥（Defect) や粒子
（Particle) 発生を減少させることにより、半導体素子
の信頼性及び収率を向上させることができる。
【００１０】
【実施例】以下、添付した図を参考に本発明の適切な実
施例を詳細に説明する。
施例を詳細に説明する。
【００１１】図３は、本発明を実現するための分離領域
用マスク（ａ’）、第１ゲート電極及びワード線用マス
ク（ｂ’）、第２ゲート電極及びワード線兼コンタクト
用マスク（ｃ’）、第２電導層電極用マスク（ｄ’）示
すレイアウト図である。
用マスク（ａ’）、第１ゲート電極及びワード線用マス
ク（ｂ’）、第２ゲート電極及びワード線兼コンタクト
用マスク（ｃ’）、第２電導層電極用マスク（ｄ’）示
すレイアウト図である。
【００１２】図４乃至図６は、図３のＩＩ−ＩＩに沿っ
て本発明の実施例である半導体素子のコンタクトを形成
したものを示す断面図である。
て本発明の実施例である半導体素子のコンタクトを形成
したものを示す断面図である。
【００１３】図４は、ピーウェル（P-well) が形成され
た半導体基板（１）上に分離領域用マスク（ａ’）を利
用してロコス（LOCOS:locos oxidation of silicon以下
LOCOS と称する）方式でフィールド酸化膜（２）を成長
させ、次いでゲート酸化膜（３）とゲート電極及びワー
ド線用多結晶シリコンを時間遅延なく堆積した後、前記
多結晶シリコンに不純物注入を行い、一定厚さの第１絶
縁膜（７）を堆積し第１ゲート電極及びワード線マスク
（ｂ’）を利用して第１絶縁膜（７）と多結晶シリコン
を所定の大きさにエッチングし、予備ゲート電極及びワ
ード線（４’）パターンを形成したのを示す断面図であ
る。
た半導体基板（１）上に分離領域用マスク（ａ’）を利
用してロコス（LOCOS:locos oxidation of silicon以下
LOCOS と称する）方式でフィールド酸化膜（２）を成長
させ、次いでゲート酸化膜（３）とゲート電極及びワー
ド線用多結晶シリコンを時間遅延なく堆積した後、前記
多結晶シリコンに不純物注入を行い、一定厚さの第１絶
縁膜（７）を堆積し第１ゲート電極及びワード線マスク
（ｂ’）を利用して第１絶縁膜（７）と多結晶シリコン
を所定の大きさにエッチングし、予備ゲート電極及びワ
ード線（４’）パターンを形成したのを示す断面図であ
る。
【００１４】ここで、第１絶縁膜（７）の堆積は後続の
コンタクトホールとゲート電極及びワード線を形成する
ための工程の際、過度なエッチングによりゲート電極と
第２電極層との短絡が生じないようにするためのもので
あり、工程余裕の確保にその目的がある。
コンタクトホールとゲート電極及びワード線を形成する
ための工程の際、過度なエッチングによりゲート電極と
第２電極層との短絡が生じないようにするためのもので
あり、工程余裕の確保にその目的がある。
【００１５】図６は相対的な低濃度のイオン注入を行
い、一定厚さの絶縁膜に対する堆積と非等方性エッチン
グを行って第１スペーサー絶縁膜（５）を形成し、相対
的に高濃度のイオン注入を行うことにより第１ＬＤＤ構
造の活性領域（６）を形成した後、第２絶縁酸化膜（１
１）を堆積して感光膜を塗布し、第２ゲート電極及びワ
ード線兼コンタクト用マスク（ｃ’）を利用して感光膜
を露光、現像し感光膜パターン（１３）を形成したこと
を示す断面図である。
い、一定厚さの絶縁膜に対する堆積と非等方性エッチン
グを行って第１スペーサー絶縁膜（５）を形成し、相対
的に高濃度のイオン注入を行うことにより第１ＬＤＤ構
造の活性領域（６）を形成した後、第２絶縁酸化膜（１
１）を堆積して感光膜を塗布し、第２ゲート電極及びワ
ード線兼コンタクト用マスク（ｃ’）を利用して感光膜
を露光、現像し感光膜パターン（１３）を形成したこと
を示す断面図である。
【００１６】ここで、高濃度のイオン注入工程を省略す
ることにより、ＭＯＳＦＥＴの閾電圧を高め、隣接する
活性領域間の漏洩電流とホットキャリア現象を防止する
ことができる。
ることにより、ＭＯＳＦＥＴの閾電圧を高め、隣接する
活性領域間の漏洩電流とホットキャリア現象を防止する
ことができる。
【００１７】図６は、図５の感光膜パターン（１３）を
障害物に利用し第２絶縁膜（１１）と予備ゲート電極及
びワード線多結晶シリコン（４）を同時に形成し、その
内部に相対的に低濃度のイオン注入を行い、一定厚さの
絶縁膜に対する堆積と非等方性エッチングを行って第２
絶縁膜スペーサー（１２）を形成し、相対的に高濃度の
イオン注入を行うことにより、第２ＬＤＤ構造の活性領
域（６’）を形成した後一定厚さの第２電導層を堆積
し、マスク（ｄ’）を利用して第２電導層電極（１０）
を形成することによりコンタクトを形成したことを示す
断面図である。
障害物に利用し第２絶縁膜（１１）と予備ゲート電極及
びワード線多結晶シリコン（４）を同時に形成し、その
内部に相対的に低濃度のイオン注入を行い、一定厚さの
絶縁膜に対する堆積と非等方性エッチングを行って第２
絶縁膜スペーサー（１２）を形成し、相対的に高濃度の
イオン注入を行うことにより、第２ＬＤＤ構造の活性領
域（６’）を形成した後一定厚さの第２電導層を堆積
し、マスク（ｄ’）を利用して第２電導層電極（１０）
を形成することによりコンタクトを形成したことを示す
断面図である。
【００１８】図７は、図４ないし図６の工程中の工程を
単純化させるために、第１絶縁膜（７）の堆積工程を省
略して半導体素子のコンタクトを形成したことを示す断
面図である。
単純化させるために、第１絶縁膜（７）の堆積工程を省
略して半導体素子のコンタクトを形成したことを示す断
面図である。
【００１９】
【発明の効果】前記の本発明によれば、現在の装備と工
程技術だけでも従来より微細なパターンを形成すること
ができ高集積化に伴う面積減少にも対応できると共
に、、コンタクトホールとゲート電極を同時形成するの
で、工程余裕不足により発生する可能性のある電導体間
の短絡を防止することができる。さらに、従来技術より
マスク多結晶シリコンと多結晶シリコンスペーサー工程
の際に発生する欠陥（Defect)や粒子（Particle) 発生
を減少させることにより、半導体素子の信頼性及び収率
を向上させることがことができる。
程技術だけでも従来より微細なパターンを形成すること
ができ高集積化に伴う面積減少にも対応できると共
に、、コンタクトホールとゲート電極を同時形成するの
で、工程余裕不足により発生する可能性のある電導体間
の短絡を防止することができる。さらに、従来技術より
マスク多結晶シリコンと多結晶シリコンスペーサー工程
の際に発生する欠陥（Defect)や粒子（Particle) 発生
を減少させることにより、半導体素子の信頼性及び収率
を向上させることがことができる。
【図１】従来技術による半導体素子のコンタクト形成工
程に用いられるマスクを示すレイアウト図。
程に用いられるマスクを示すレイアウト図。
【図２】図１のＩ−Ｉに沿い従来技術により形成された
半導体素子のコンタクトを示す断面図。
半導体素子のコンタクトを示す断面図。
【図３】本発明の第１実施例による半導体素子のコンタ
クト形成工程に用いられるマスクを示すレイアウト図。
クト形成工程に用いられるマスクを示すレイアウト図。
【図４】本発明の第１実施例による半導体素子のコンタ
クト形成工程を図３のＩＩ−ＩＩに沿って示す断面図。
クト形成工程を図３のＩＩ−ＩＩに沿って示す断面図。
【図５】本発明の第１実施例による半導体素子のコンタ
クト形成工程を図３のＩＩ−ＩＩに沿って示す断面図。
クト形成工程を図３のＩＩ−ＩＩに沿って示す断面図。
【図６】本発明の第１実施例による半導体素子のコンタ
クト形成工程を図３のＩＩ−ＩＩに沿って示す断面図。
クト形成工程を図３のＩＩ−ＩＩに沿って示す断面図。
【図７】本発明の他の実施例により形成された半導体素
子のコンタクトを示す断面図。
子のコンタクトを示す断面図。
ａ，ａ’…分離領域マスク、ｂ…フィールド酸化膜、
ｂ’…第１ゲート電極及びワード線マスク、ｃ…コンタ
クトホール マスク、ｃ’…第２ゲート電極及びワード
線兼コンタクト マスク、ｄ，ｄ’…第２電導体電極マ
スク、１…半導体基板、２…フィールド酸化膜、３…ゲ
ート酸化膜、４…ゲート電極及びワード線、４’…第１
ゲート電極及びワード線、５…第１絶縁膜スペーサー、
６…第１ＬＤＤ活性領域、６’…第２ＬＤＤ活性領域、
７…第１絶縁膜、８…マスク多結晶シリコン、９…多結
晶シリコンスペーサー、１０…第２電導体電極、１１…
第２絶縁膜、１２…第２絶縁膜スペーサー、１３…感光
膜パターン、１５…コンタクトホール。
ｂ’…第１ゲート電極及びワード線マスク、ｃ…コンタ
クトホール マスク、ｃ’…第２ゲート電極及びワード
線兼コンタクト マスク、ｄ，ｄ’…第２電導体電極マ
スク、１…半導体基板、２…フィールド酸化膜、３…ゲ
ート酸化膜、４…ゲート電極及びワード線、４’…第１
ゲート電極及びワード線、５…第１絶縁膜スペーサー、
６…第１ＬＤＤ活性領域、６’…第２ＬＤＤ活性領域、
７…第１絶縁膜、８…マスク多結晶シリコン、９…多結
晶シリコンスペーサー、１０…第２電導体電極、１１…
第２絶縁膜、１２…第２絶縁膜スペーサー、１３…感光
膜パターン、１５…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (5)
- 【請求項１】 半導体素子の製造方法において、 ピーウェル（P-WELL) が形成された半導体基板上部に、
分離領域用マスク（ａ’）を用いてＬＯＣＯＳ方式でフ
ィールド酸化膜を成長させ、ゲート酸化膜とゲート電極
及びワード線用多結晶シリコンを時間の遅延なく堆積す
る工程と、 前記多結晶シリコンに不純物注入を行い、一定厚さの第
１絶縁膜を堆積して第１ゲート電極及びワード線用マス
クを用い第１絶縁膜と多結晶シリコンを所定の深さにエ
ッチングして予備ゲート電極及びワード線パターンを形
成する工程と、 相対的に低濃度のイオン注入を行い、前記予備ゲート電
極及びワード線と第１絶縁膜の上部に絶縁膜を一定厚さ
に堆積した後、非等方性エッチングを行って第１絶縁膜
スペーサーを形成し相対的に高濃度のイオン注入を行う
ことにより第１ＬＤＤ活性領域を形成する工程と、 全体構造上部に第２絶縁酸化膜を堆積して平坦化した
後、前記第２絶縁膜の上部に感光膜を塗布して第２ゲー
ト電極及びワード線兼コンタクト用マスクを用いて前記
感光膜を露光、現像し、感光膜パターンを形成する工程
と、 前記感光膜パターンを障害物に利用し、前記第２絶縁膜
と前記予備ゲート電極及び前記ワード線多結晶シリコン
をエッチングしてコンタクトホールとゲート電極及びワ
ード線を同時に形成し、その内部に相対的に低濃度のイ
オン注入を行う工程と、 全体構造上部に一定厚さの絶縁膜を堆積した後、前記絶
縁膜を非等方性エッチングして第２絶縁膜スペーサーを
形成し、相対的に高濃度のイオン注入を行うことにより
第２ＬＤＤ構造の活性化領域を形成する工程と、 全体構造上部に一定厚さの第２導電層を堆積し、第２電
導層電極用マスク（ｄ’）を利用して第２電導層電極
（１０）を形成する工程を含むことを特徴とする半導体
素子の製造方法。 - 【請求項２】 前記第１絶縁膜は省略可能なことを特徴
とする請求項１記載の半導体素子の製造方法。 - 【請求項３】 前記第２ゲート電極及びワード線兼コン
タクト用マスクは、コンタクトホールと電極を同時に形
成することを特徴とする請求項１記載の半導体素子の製
造方法。 - 【請求項４】 前記高濃度イオン注入工程を省略するこ
とによりＭＯＳＦＥＴの閾電圧を高め、隣接する活性領
域間の漏洩電流とホット キャリア（Hot Carrier)現象
を防止することを特徴とする請求項１記載の半導体素子
の製造方法。 - 【請求項５】 前記高濃度イオン注入工程を省略するこ
とにより、第２電導層は不純物を注入した多結晶シリコ
ンを用いて不純物が拡散するようにすることを特徴とす
る請求項４記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-31912 | 1993-12-31 | ||
| KR93031912A KR970009617B1 (en) | 1993-12-31 | 1993-12-31 | Contact forming method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326753A true JPH07326753A (ja) | 1995-12-12 |
| JP2557206B2 JP2557206B2 (ja) | 1996-11-27 |
Family
ID=19374835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327748A Expired - Fee Related JP2557206B2 (ja) | 1993-12-31 | 1994-12-28 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5770464A (ja) |
| JP (1) | JP2557206B2 (ja) |
| KR (1) | KR970009617B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0967640A3 (en) * | 1998-06-25 | 2000-01-05 | Siemens Aktiengesellschaft | Method of making a self-aligned contact |
| US6710424B2 (en) | 2001-09-21 | 2004-03-23 | Airip | RF chipset architecture |
| US6534405B1 (en) * | 2001-10-01 | 2003-03-18 | Taiwan Semiconductor Manufacturing Company | Method of forming a MOSFET device featuring a dual salicide process |
| CN110890368A (zh) * | 2018-09-07 | 2020-03-17 | 长鑫存储技术有限公司 | 半导体器件的制备方法和半导体器件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| KR950000519B1 (ko) * | 1991-02-28 | 1995-01-24 | 현대전자산업 주식회사 | 폴리실리콘층을 이용한 자기정렬콘택 제조방법 |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
| US5283204A (en) * | 1992-04-15 | 1994-02-01 | Micron Semiconductor, Inc. | Method of forming passivation oxidation for improving cell leakage and cell area |
| KR950011556B1 (ko) * | 1992-07-03 | 1995-10-06 | 현대전자산업주식회사 | 반도체 접속장치 형성방법 |
| KR960002064B1 (ko) * | 1992-11-16 | 1996-02-10 | 현대전자산업주식회사 | 반도체 소자의 콘택 제조방법 |
| US5378641A (en) * | 1993-02-22 | 1995-01-03 | Micron Semiconductor, Inc. | Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant |
-
1993
- 1993-12-31 KR KR93031912A patent/KR970009617B1/ko not_active IP Right Cessation
-
1994
- 1994-12-28 JP JP6327748A patent/JP2557206B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR970009617B1 (en) | 1997-06-14 |
| JP2557206B2 (ja) | 1996-11-27 |
| KR950021134A (ko) | 1995-07-26 |
| US5770464A (en) | 1998-06-23 |
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| JPH0582066B2 (ja) |
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