JPH11354793A

JPH11354793A - 半導体装置の製造方法

Info

Publication number: JPH11354793A
Application number: JP10179660A
Authority: JP
Inventors: Takeshi Ishiguro; 毅石黒
Original assignee: Motorola KK
Current assignee: Motorola KK
Priority date: 1998-06-10
Filing date: 1998-06-10
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】インテリジェントパワーICを製造する際に、
CMOS回路の特性を維持したまま、パワー半導体装置のチ
ャネルを自己整合的に形成可能にし、自己整合コンタク
トをその集積回路に使用可能にする。【解決手段】インテリジェントパワーICのLDMOS部分
のゲート電極形成前に、LDMOSのチャネルを誘電体層を
使用して、自己整合的に決定可能にすることにより、そ
の後、インテリジェントパワーICにおけるCMOS部分の特
性を変化させることなしに、CMOS部分およびLDMOS部分
のゲート電極を同時に形成できる。また、LDMOS部分の
ゲート電極形成前に、CMOS部分のチャネルを決定し、そ
の後に、LDMOS部分のゲート電極を形成できる。これに
より、LDMOS部分に自己整合コンタクトを簡単に形成で
き、短プロセス、低コスト、高集積化を可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に半導体装置の製造
方法に関し、特に自己整合拡散によりチャネルを形成さ
れる半導体装置の製造方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】
従来、パワー半導体装置とCMOS（相補型金属
酸化膜半導体）と併有する半導体装置（一般に、インテ
リジェントパワーICという）を製造する場合、一般に、
自己整合的にパワー半導体装置のチャネルを形成してい
た。従来の方法により、自己整合的にパワー半導体装
置のチャネルを形成する場合、パワー半導体装置および
CMOS回路のゲート電極を同一工程段階で形成後（図６の
A）、パワー半導体装置のチャネルを形成するために高
温・長時間の熱処理をする必要がある。この熱工程はCM
OS素子のチャネルの濃度を変化させてしまうので、CMOS
回路の特性を大きく変えてしまう（図６のB）。それを
解決するために、再度のCMOS回路の特性の適合化または
CMOS回路の再設計を必要とする。しかし、再度のCMOS回
路の特性の適合化をするためには、追加の製造工程段階
が必要になる。すなわち、例えば、パワー半導体装置と
してLDMOSを使用した場合、LDMOS部分のゲート電極形成
およびLDMOS部分のチャネル形成のための熱処理後、さ
らにCMOS部分のチャネル部分の濃度を再調整してからCM
OS部分のゲート電極を形成しなければならない。すなわ
ち、LDMOS部分およびCMOS部分のゲート電極を別々に、
かつLDMOS部分のゲート電極、続いてCMOS部分のゲート
電極の順で形成しなければならない。そのため、サイク
ルタイムの増大および製造コストの増加を伴う。さら
に、近年のように回路の集積度が非常に高い状況では、
CMOS回路の再設計は、不可能に近く従来の自己整合的方
法では所望の微細化が不可能であった。

【０００３】一方、非自己整合的方法でパワー半導体装
置のチャネルを形成する場合、そのパワー半導体装置の
チャネル長やチャネル・ドレイン間の距離等がばらつ
き、それによって半導体装置の特性が劣化する。例え
ば、ドレイン・ソース間耐圧にばらつきが生じ、オン抵
抗が劣化し、若しくは、ばらつく。典型的には、ドレイ
ン・ソース間耐圧が50〜60Vの製品において、±10〜15V
程度の耐圧のばらつきが生じる。よって、ドレイン・ソ
ース間耐圧を低く設定した（例えば、20V以下）製品に
はパンチスルーなどのリークを生じさせる原因となるの
で耐圧を低く設定できない。

【０００４】また、一般に、パワー半導体装置の製造方
法においてコンタクトを設ける際に、自己整合コンタク
トを利用する製造方法があった。自己整合コンタクト
は、半導体装置セルサイズを小さくすることができ、高
集積化を実現可能にする。ダイ面積の占有率の大きなパ
ワー半導体装置部分に自己整合コンタクトを用いること
は、高集積化に大変役に立ち、オン抵抗を減少させるこ
とも可能であった。しかし、従来、自己整合コンタクト
をインテリジェントパワーICの製造に利用しようとする
と、非常に複雑な工程が必要であった。なぜならば、パ
ワー半導体装置部分およびCMOS回路部分のそれぞれにつ
いて個別にゲート電極を形成しなければ、CMOS回路の特
性を維持できないからである。

【０００５】本発明は、インテリジェントパワーICを製
造する際に、再度のCMOS回路の特性の適合化またはCMOS
回路の再設計を必要とせず、パワー半導体装置のチャネ
ルを自己整合的に形成でき、さらにサイクルタイムを延
ばすことなく、製造コストの増加を伴わない、半導体装
置の製造方法を提供することを目的の１つする。

【０００６】さらに、自己整合コンタクトをインテリジ
ェントパワーICの製造に使用する場合に、上記の自己整
合的チャネル形成を利用することにより、CMOS回路の特
性を適合化した状態を維持したまま同一工程でパワー半
導体装置部分およびCMOS回路部分にゲートを形成できる
半導体回路製造方法を提供する。それによって、回路の
高集積化、プロセスの短縮、サイクルタイム削減および
ダイコスト削減に大いに貢献できる。

【０００７】従って、本発明では、インテリジェントパ
ワーICを製造する際に、CMOS回路の特性を維持したま
ま、パワー半導体装置のチャネルを自己整合的に形成可
能にし、さらに自己整合コンタクトをその集積回路に使
用できるようにする。

【０００８】

【好適実施例の詳細な説明】実施例では、ｎチャネルLD
MOSをパワー半導体装置の一実施例として用いている。
本発明においては、パワー半導体装置としては、ｎチャ
ネルLDMOSに限定しない。

【０００９】図１には、本発明に従ったLDMOSの製造方
法が、工程毎に概略的に図示されている。図１のAにお
いて、半導体基板１００の主表面１１０上に誘電体層
（好適には、シリコン酸化膜である）１２０を所定の膜
厚に形成する。誘電体層１２０上にフォトレジスト１３
０をのせ、パターニングする。その後、誘電体層１２０
をエッチング（図１のA-1、A-2）し、若しくは誘電体層
１２０上に誘電体材料をデポジション（図１のA-3、A-
4）し、それによってパターニング後のフォトレジスト
１３０が存在する基板１００の領域上と、そのフォトレ
ジスト１３０が存在しない基板１００の領域上とで、互
いに厚さの異なる誘電体部分１２２と、１２１、１２３
とをそれぞれ形成する。図１のBの実施例においては、
誘電体部分１２２の膜厚は、誘電体部分１２１、１２３
の膜厚よりも厚く、かつ誘電体部分１２１および１２３
の膜厚は、等しい。また、誘電体部分１２１と１２３と
の間に誘電体部分１２２が、存在し、誘電体部分１２１
と１２３とを離間している。また、誘電体部分１２１の
下にソース領域１１１、誘電体部分１２２の下にチャネ
ル領域１１２および誘電体部分１２３の下にドレイン領
域１１３が存在する。さらに、誘電体部分１２１と誘電
体部分１２２との間に境界１２４、誘電体部分１２３と
誘電体部分１２２との間に境界１２５がある。後に、こ
のソース領域１１１にソース拡散層、チャネル領域１１
２にチャネル、ドレイン領域１１３にドレイン拡散層が
形成される。

【００１０】図１のCには、誘電体部分１２３上に、フ
ォトレジスト１３５を形成した段階のLDMOS部分の断面
図を図示している。誘電体部分１２２およびフォトレジ
スト１３５を突き抜けず、かつ誘電体部分１２１を突き
抜けるインプラントエネルギにて、ｐ型導電不純物（例
えば、ボロン）を基板へ自己整合的にインプラントす
る。それによって、ソース領域１１１にのみｐ型不純物
がインプラントされる。即ち、境界１２４を境にして、
ソース領域１１１にのみｐ型不純物がインプラントされ
る。誘電体層上のフォトレジスト１３５が除去された
後、熱拡散工程にてそのｐ型導電不純物は、拡散され、
ｐベース拡散層１３１を形成する。

【００１１】図１のDには、ｐ型導電不純物が、基板１
００の表面付近で拡散された後の段階のLDMOS部分の断
面図を図示している。好適には、基板１００にはあらか
じめｎ型ウェルを形成しておく。そして、拡散層１３１
は、そのｎ型ウェル内に形成され、深さが約1.5〜2.0ミ
クロン、濃度が約10E17〜5ｘ10E17ions/cm3である。

【００１２】次に、誘電体部分１２１、１２３を突き抜
け、かつ誘電体部分１２２を突き抜けない程度のインプ
ラントエネルギにて、ｎ型導電不純物（例えば、リン、
ヒ素）を基板１００へ自己整合的にインプラントする。
この場合、LDMOS領域に関してはフォトレジストが不要
であり、ソース領域１１１およびドレイン領域１１３
に、ｎ型導電不純物がインプラントされる。即ち、境界
１２４および境界１２５を境にして、ソース領域１１１
およびドレイン領域１１３にｎ型導電不純物がインプラ
ントされる。その後、拡散工程にてそのｎ型導電不純物
は拡散され、拡散層１４１、１４３を形成する。この実
施例においては、拡散層１４１はソース領域拡散層であ
り、拡散層１４３はドレイン領域拡散層である。拡散層
１４１、１４３は、代表的には、ｎ+拡散層またはｎ−
拡散層である。拡散層１４１、１４３がｎ−拡散層であ
る場合、このｎ−拡散層の部分は、緩やかな濃度勾配を
ソース、ドレイン領域に形成し、動作時にソース、ドレ
イン領域の電界の集中を緩和するのに役立つ。

【００１３】図２のD、Eにおいては、拡散層１３１、１
４１の形成段階のそれぞれを個別に拡散するように記述
したが、ｐ型導電不純物をインプラントした後、ｎ型導
電不純物もインプラントし、ｐ型、ｎ型導電不純物を同
一拡散工程にて、拡散させることも可能である。

【００１４】図２のEにおいては、ｎ型導電不純物が、
基板１００の表面付近で拡散された後の段階のLDMOS部
分の断面図を図示している。ｐ型、ｎ型導電不純物は、
境界１２４を境にインプラントされているため、そのｐ
型、ｎ型導電不純物の拡散における拡がりの相違によ
り、チャネル領域１１２に自己整合的にチャネルが決定
される。好適には、このｎ型導電不純物は、拡散するこ
とにより、深さが約0.2〜0.6ミクロン、濃度が約10E17
〜10E18ions/cm3のｎ型拡散層１４１を拡散層１３１内
に形成し得る。これにより、チャネル領域１１２の表面
近傍に、ｎ型ウェルと拡散層１４０とに挟まれるｐベー
ス部分が形成される。このチャネル領域１１２の表面近
傍ｐベース部分が、LDMOSのチャネルになる。ここで注
目すべきことは、LDMOSのチャネルが自己整合的に決定
されているため、チャネルの短い半導体装置を正確に、
ばらつきなく、製造できることである。また、そのチャ
ネルの決定時点においては、LDMOSのゲート電極が形成
されていないことである。従来においては、LDMOSのゲ
ート電極形成後に、ｐベース部分の形成のための熱拡散
処理が施されていたために、インテリジェントパワーIC
におけるCMOS部分のチャネル濃度等が変化してしまうの
で、再度チャネル濃度等を決定しなくてはならなかっ
た。しかし、本実施例に従えば、LDMOSのチャネルの決
定後に、ゲート電極を形成するので、インテリジェント
パワーICにおけるCMOS部分およびLDMOS部分のゲート電
極を同時に形成できるようになった。

【００１５】図２のFには、その後、誘電体層１２１、
１２２、１２３を除去した段階のLDMOS部分の断面図を
図示している。ここで、拡散層１４１上にソース表面領
域１５１、拡散層１４３上にドレイン表面領域１５３、
並びにソース表面領域１５１とドレイン表面領域１５３
との間にあるチャネルおよびドリフト領域上にチャネル
表面領域１５２が、存在する。ソース表面領域１５１と
ドレイン表面領域１５３とは、ほぼ同一の不純物濃度を
有する。ウェハ表面領域１５２よりも、ウェハ表面領域
１５１、１５３のほうが不純物濃度が濃い。

【００１６】図２のGにて、ウェハ表面領域１５２上に
所定の膜厚の誘電体層が形成されるように、主表面１１
０上に誘電体層を形成する。好適には、その誘電体層
は、シリコン熱酸化膜である。表面１１０は、ソース表
面領域１５１、チャネル表面領域１５２およびドレイン
表面領域１５３を含む。チャネル表面領域１５２より
も、ソース表面領域１５１およびドレイン表面領域１５
３のほうが不純物濃度が濃いので、ソース表面領域１５
１およびドレイン表面領域１５３上には、チャネル表面
領域１５２上に形成される熱酸化膜よりも厚い熱酸化膜
が形成される。従って、ソース表面領域１５１およびド
レイン表面領域１５３とチャネル表面領域１５２との間
の部分に、段差部分１６０ができ、その段差部分１６０
がゲート電極形成のためのフォトアラインメントに役立
つ。即ち、段差部分１６０により、ゲート電極を所定の
位置に正確に位置付けることが可能となる。

【００１７】図２のHには、ゲート電極１７０形成後の
段階のLDMOS部分の断面図を図示している。好適には、
ゲート材料として、ポリシリコンを使用するが、金属材
料（例えば、Al-Si ,Al-Si-Cu、シリサイド）を使用し
てもよい。ここで、注目すべきは、ゲート電極１７０
は、ｐベース拡散工程の後に形成されることである。従
来、ゲート電極１７０が、ｐベース拡散工程の前に形成
される場合、ｐベース拡散時に、ゲート電極１７０内の
不純物がシリコンゲート酸化膜を突き抜けてｐベース拡
散層１３１に進入し、チャネル領域１１２の濃度を変化
させてしまうという問題があったが、本発明によると、
ゲート電極１７０が、ｐベース拡散工程の後に形成され
る場合、ｐベース拡散時には、ゲート電極１７０は未だ
形成されていないので、そのような問題は起こらない。

【００１８】図２のIには、ｎ＋ソース・ドレイン拡散
層をゲート電極１７０を利用して自己整合的に形成した
後の断面図を示している。ソース拡散層が１６１であ
り、ドレイン拡散層が１６３である。ここでは、一旦、
濃度の低い拡散層１４１、１４３を形成した後、高濃度
のｎ＋ソース・ドレイン拡散層を形成しているが、これ
は、ジャンクション耐圧を上げるために、ソース・ドレ
イン拡散層を二重構造にして、濃度差を緩和するためで
ある。又、ドレイン拡散層のジャンクションの耐圧を上
げるためにドレイン拡散層１６３をポリ１７０の下に重
畳しない用に形成してもよい（図示せず）。もし、二重
構造のソース・ドレイン拡散層が不要である場合は、拡
散層１４１、１４３の濃度を高くし、それらをｎ＋ソー
ス・ドレイン拡散層として代りに使用することも可能で
ある。この場合、ｎ＋ソース・ドレイン拡散層１６１、
１６３は形成しなくてもよい。より詳細には、図５のよ
うに、CMOSのゲート電極４１０を形成した後、LDMOSの
ゲート電極４７０を形成する場合、CMOSのゲート電極４
１０およびLDMOS側の誘電体層４２０を利用してCMOS部
分およびLDMOS部分のｎ＋ソース・ドレイン拡散層を同
一インプラント工程段階にて形成してもよい（図５の
C）。即ち、拡散層４０１、４０３、４０５、４０７は
二重構造の拡散層を形成してもよく、ｎ＋拡散層の一層
構造でもよい。

【００１９】図３のAを参照して電界緩和効果について
の動作について説明する。図３のAは、ゲート電極形成
後のLDMOS部分の断面図を図示している。図３の構成要
素の番号は、図２のHの構成要素の番号と対応してい
る。動作において、代表的には、ゲート電極１７０に電
圧を印加し、ソース領域（拡散層１４１）を接地した場
合、ゲート電極１７０と拡散層１４１との間のシリコン
酸化膜に、その他の部分よりも大きな電界がかかる。ゲ
ート電極１７０と拡散層１４１との間のシリコン酸化膜
の膜厚が薄い程、その電界は大きくなり、かつ誘電体層
の耐圧が小さくなるため、シリコン酸化膜が破壊されや
すい。従来の方法によれば、この膜厚は、チャネル表面
領域１５２上のシリコン酸化膜の膜厚とほぼ同等である
ので破壊され易い。それに対し、本発明によれば、上述
のとおり、チャネル表面領域１５２上のシリコン酸化膜
の膜厚よりも、ソース表面領域１５１上のシリコン酸化
膜の膜厚のほうが厚くなるので、ゲート電極１７０と拡
散層１４１との間の電界を緩和できる（電界緩和効
果）。本発明に従って製造したシリコンゲート酸化膜
は、破壊されにくい。この電界緩和効果は、ゲート電極
１７０とドレイン領域（拡散層１４３）との間において
も同様に存在する。本発明に従い、図３のBのような構
造を有するLDMOSも形成可能であり、この場合、LOCOSの
フィールド酸化膜を利用し、上記電界緩和効果をもたら
している。

【００２０】上述のとおり、本発明に従えば、ゲート電
極ではなく、誘電体層の膜厚を利用した自己整合チャネ
ル形成法を用いるので、LDMOSのチャネルの決定後に、
ゲート電極を形成することが可能である。それにより、
インテリジェントパワーICにおけるCMOS部分およびLDMO
S部分のゲート電極を同時に形成可能である。

【００２１】次に、自己整合チャネル形成後、自己整合
コンタクト形成までの実施例として、LDMOS部分およびC
MOS部分の両方を分かりやすくするために、概略的に並
べて図示する。以下、図４、５において、図１、２、３
と比較し、拡散層の形が異なるが、図の簡略化の結果で
あって、内容的に異なるものではない。

【００２２】図４のAでは、前記のように自己整合チャ
ネルを形成したLDMOS部分およびその隣にCMOS部分を図
示している。LDMOS部分のチャネル形成のための拡散に
より、そのLDMOS部分のチャネルの決定後、LDMOS部分お
よびCMOS部分の両チャネル上の誘電体層を除去し、所定
の膜厚の熱酸化膜を形成する。ここで、チャネル濃度の
調整は、誘電体層の除去前であっても、またその熱酸化
膜形成後であってもよい。

【００２３】図４のBにおいて、その熱酸化膜の形成お
よびチャネル濃度の調整後、ウェハ上に亘って、ゲート
電極層をデポジションする。代表的には、そのゲート電
極層はポリシリコンであり、そのデポジション後、その
ポリシリコンには所定の導電型不純物がドーピングされ
る。その後、そのポリシリコン上にキャップ誘電体層を
デポジションする。代表的には、キャップ誘電体層はPS
Gである。

【００２４】図４のCにて、そのキャップ誘電体層をエ
ッチングし、さらに、ポリシリコンをエッチングし、ゲ
ート電極３７０およびそのゲート電極３７０上に重畳す
るようにキャップ誘電体部分３７５を残す。本実施例に
従えば、ゲート電極３７０およびキャップ誘電体部分３
７５は、LDMOS部分およびCMOS部分の両方に、同時に形
成する。その後、LDMOS部分の拡散層３４１、３４３が
ｎ-拡散層の場合、上述したのようにゲート電極３７０
を利用して、そのｎ−拡散層内およびCMOS部分にｎ+拡
散層が形成され、LDMOS部分およびCMOS部分のソース、
ドレイン層３０１、３０３、３０５、３０７が、自己整
合的に形成される。LDMOS部分のｎ-拡散層の部分は、緩
やかな濃度勾配をソース、ドレイン領域に形成し、動作
時にソース、ドレイン領域の電界の集中を緩和するのに
役立つ。

【００２５】図４のD、Eのように、中間誘電体層をデポ
ジションし、その中間誘電体層をエッチング（代表的に
は、RIEによる異方性または準異方性エッチング）し、
ゲート電極３７０の側面に中間誘電体部分３７８を形成
する。それによって、誘電体キャップ３７５および中間
誘電体部分３７８が、ゲート電極３７０と相互接続に使
用される金属との絶縁を可能にする（図４のF）。

【００２６】よって、インテリジェントパワーICのCMO
S回路の特性を維持したままパワー半導体装置のチャネ
ルを自己整合的に形成し、さらに自己整合コンタクトを
そのインテリジェントパワーICに使用可能にした。

【００２７】従来、LDMOS部分のゲート電極形成後LDMOS
部分のチャネルを決定し、その後に、CMOS部分のチャネ
ルの決定およびゲート電極形成をしなければならなかっ
た。そのため、従来技術により、インテリジェントパワ
ーICに自己整合コンタクトを使用する場合には、非常に
複雑な工程を経なければならず、サイクルタイムも長
く、製造コストが高くなるという欠点があった。本発明
により、LDMOS部分のゲート電極形成前に、LDMOS部分の
チャネルを決定することができるので、上述のように、
LDMOS部分およびCMOS部分の両方のゲート電極を同時に
形成することが可能になった。従って、LDMOS部分およ
びCMOS部分のゲート電極を個別に形成することなく、イ
ンテリジェントパワーICを形成できるので、製造工程の
削減、サイクルタイムの短縮およびコスト削減になる。
また、自己整合コンタクトの技術をインテリジェントパ
ワーICに使用することが可能になった。

【００２８】図５にCMOS部分のゲート電極を先に形成
し、LDMOS部分のゲート電極をその後に形成する実施例
を示す。

【００２９】図５のAにて、LDMOS部分のｐベース拡散層
４３１を前述のように自己整合的に形成した後の断面図
を示す。

【００３０】図５のBにて、CMOS部分にゲート電極を形
成する。好適には、そのゲート電極層はポリシリコンで
あり、そのデポジション後、そのポリシリコンには所定
の導電型不純物がドーピングされる。次に、そのポリシ
リコンをエッチングし、CMOS部分のゲート電極４１０を
形成する。

【００３１】図５のCにて、CMOS部分のゲート電極４１
０およびLDMOS部分の誘電体層４２０を前述のように利
用して、ソース、ドレイン拡散層４０１、４０３、４０
５、４０７を形成する。

【００３２】図５のDにて、LDMOS部分の誘電体層を除去
後、所定の厚さの誘電体層を形成し、その上にゲート電
極４７０、および自己整合コンタクトの形成に使用する
誘電体キャップ４７５をゲート電極４７０上に重畳する
ように形成する。

【００３３】図５のEにて、ゲート電極４７０の側面
に、中間誘電体層４７８、４７９が形成される。中間誘
電体層４７８は自己整合コンタクトを形成するのに利用
される。本実施例では、LDMOS部分のみに自己整合コン
タクトが形成されているが、CMOS部分にも誘電体キャッ
プを用いて、自己整合コンタクトを形成してもよい。こ
れにより、チップ面積において占める割合の大きいLDMO
S部分のサイズを効果的に小さくできる。

【００３４】本実施例では、図５のCにおいてすでにCMO
S部分のソース、ドレイン拡散層が形成されるが、CMOS
部分の中間誘電体層４７９（本実施例では、利用されて
いず、また形成されなくてもよい）をスぺーサとして利
用してもよい。そのような、実施例としては、図５のC
にて、熱拡散がされにくい導電型不純物を、ゲート電極
４１０を利用して、浅くインプラントすることによっ
て、CMOS部分のチャネル長を決定する。その後、図５の
Eにて、スペーサ４７９を利用して、ソース拡散層およ
びドレイン拡散層が、互いにより離れた位置に形成され
るようにインプラントされ、少なくともドレイン拡散層
が、二重拡散層構造になり（LDD）、ドレイン拡散層に
係る電界が緩和される効果がある。

【００３５】従来、LDMOS部分のゲート電極を形成し、L
DMOS部分のベース拡散層およびソース、ドレイン拡散層
を形成することによってチャネルを形成した後、CMOS部
分のゲート電極形成、ソース、ドレイン拡散層の形成を
実施しなくてはならなかった。従って、LDMOS部分に自
己整合コンタクトを形成しようとすると、さらなる工程
を付加することとなり、プロセスおよびサイクルタイム
の長期化を招く。本実施例に従えば、CMOS部分のゲート
電極形成の後、CMOS部分のゲート電極およびLDMOS部分
の前記段差を有する誘電体層を利用して、同一工程にて
ソース、ドレイン拡散層の形成を実施することができる
（図５のC）。従って、プロセスおよびサイクルタイム
を長期化せず、LDMOS部分に自己整合コンタクトを形成
でき、かつCMOSのチャネルの再調整を必要としない。

【００３６】本発明では、インテリジェントパワーICを
製造する際に、CMOS回路の特性を維持したままパワー半
導体装置のチャネルを自己整合的に形成可能にし、さら
に自己整合コンタクトをその集積回路に使用可能にし
た。これにより、ゲート電極の形成段階での工程削減、
コンタクト形成段階での工程削減、並びにインテリジェ
ントパワーICに自己整合コンタクトを使用可能にしたこ
とによるそのチップサイズの縮小化が可能になる。チッ
プ面積において占める割合の大きいパワー半導体装置
に、自己整合コンタクトを使用し、それによって、チッ
プサイズの縮小化を可能にしたことは、特に、効果が大
きい。それらの結果、コスト削減、特性の改善（特にオ
ン抵抗の低減）および特性の安定化が同時に実現でき
る。例えば、LDMOSの１単位セルの長さは、通常、約12.
6um程度であるが、本発明によれば、約9.6umであり、通
常よりも24％ものチップサイズの削減となる。また、LD
MOSのオン抵抗は、通常、約0.35mohm-cm²であるが、本
発明により、約0.26mohm-cm²に削減できる。

【図面の簡単な説明】

【図１】本発明に従った、LDMOSの概略断面図の工程フ
ロー。

【図２】本発明に従った、LDMOSの概略断面図の工程フ
ロー図１の続き。

【図３】本発明に従った、LDMOSの概略断面図。

【図４】本発明に従った、インテリジェントパワーICの
概略断面図の工程フロー。

【図５】本発明に従った、インテリジェントパワーICの
概略断面図の工程フロー。

【図６】従来技術における同一工程にてLDMOSおよびCMO
Sのゲート電極を形成した場合のインテリジェントパワ
ーICの概略断面図の工程フロー。

【符号の説明】

１００半導体ウェハ基板１１０主表面１１１ソース領域１１２チャネル領域１１３ドレイン領域１２０、１２１、１２２、１２３、４２０誘電体層１２４、１２５段差１３１、４３１ベース拡散層１４１、３４１ソース拡散層１４３、３４３ドレイン拡散層１５１ソース表面領域１５２チャネル表面領域１５３ドレイン表面領域１６０段差１６１、３０１、３０５、４０１、４０５ソース拡散
層１６３、３０３、３０７、４０３、４０７ドレイン拡
散層１７０、３７０、４１０、４７０ゲート電極３７５、４７５誘電体キャップ３７８、４７８中間誘電体部分４７９スペーサ

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【手続補正書】

【提出日】平成１０年６月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１０

【補正方法】変更

【補正内容】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/092

Claims

【特許請求の範囲】

【請求項１】半導体装置の製造方法であって：半導体
基板の主表面の第１領域（１１１）上にあり、第１膜厚
を有する第１誘電体部分（１２１）と、第１領域に隣接
する第２領域（１１２）の上にある、前記第１膜厚より
厚い第２膜厚を有する第２誘電体部分（１２２）とを有
する誘電体層、を形成する段階；前記第２誘電体部分
（１２２）を通過せず、かつ前記第１誘電体部分（１２
１）を通過するインプラントエネルギにて、前記第１領
域（１１１）に、第１導電型不純物をインプラントする
段階；前記第２誘電体部分（１２２）を通過せず、かつ
前記第１誘電体部分（１２１）を通過するインプラント
エネルギにて、前記第１領域（１１１）に、第２導電型
不純物をインプラントする段階；および前記第１導電型
不純物および第２導電型不純物を拡散し、拡散の程度の
相違によりベース拡散層（１３１）およびソースまたは
ドレイン拡散層（１４１）を形成し、前記ベース拡散層
（１３１）内に自己整合的にチャネルを決定する段階；
から構成されることを特徴とする方法。
【請求項２】半導体装置の製造方法であって：半導体
基板の主表面の第１領域（１１１）上にあり、第１膜厚
を有する第１誘電体部分（１２１）と、第１領域に隣接
する第２領域（１１２）の上にある、前記第１膜厚より
厚い第２膜厚を有する第２誘電体部分（１２２）とを有
する誘電体層、を形成する段階；前記第２誘電体部分
（１２２）を通過せず、かつ前記第１誘電体部分（１２
１）を通過するインプラントエネルギにて、前記第１領
域（１１１）に、第１導電型不純物をインプラントする
段階；前記第１導電型不純物を拡散することにより、ベ
ース拡散層（１３１）を形成する段階；前記第２誘電体
部分（１２２）を通過せず、かつ前記第１誘電体部分
（１２１）を通過するインプラントエネルギにて、前記
第１領域（１１１）に、第２導電型不純物をインプラン
トする段階；前記第２導電型不純物を拡散することによ
り、ソースまたはドレイン拡散層（１４１）を形成し、
前記ベース拡散層（１３１）内に自己整合的にチャネル
を決定する段階；から構成されることを特徴とする方
法。
【請求項３】第１種類半導体装置および第２種類半導
体装置を有する集積回路の製造方法であって：当該第１
種類半導体装置のチャネルを自己整合的に形成する段
階；当該第２種類半導体装置のチャネルの濃度を決定す
る段階；当該第２種類半導体装置のゲート電極を形成す
る段階；当該第２種類半導体装置のチャネルを自己整合
的に形成する段階；および当該第１種類半導体装置のゲ
ート電極を形成する段階；から構成され、前記ゲート電
極形成後に、第２種類半導体装置のチャネルの濃度の調
整を要しないことを特徴とする方法。
【請求項４】第１種類半導体装置および第２種類半導
体装置を有する集積回路の製造方法であって：当該第１
種類半導体装置のベース拡散層を自己整合的に形成する
段階；当該第２種類半導体装置のチャネルの濃度を決定
する段階；当該第２種類半導体装置のゲート電極を形成
する段階；当該第１種類、第２種類半導体装置のチャネ
ルを自己整合的に形成する段階；および当該第１種類半
導体装置のゲート電極を形成する段階；から構成され、
前記第２種類半導体装置のゲート電極形成後に、第２種
類半導体装置のチャネルの濃度の調整を要しないことを
特徴とする方法。
【請求項５】第１種類半導体装置および第２種類半導
体装置を有する集積回路の製造方法であって：当該第１
種類半導体装置のチャネルを自己整合的に形成する段
階；当該第２種類半導体装置のチャネルの濃度を決定す
る段階；および当該第１種類、第２種類半導体装置の両
ゲート電極を同時に形成する段階；当該第２種類半導体
装置のチャネルを自己整合的に形成する段階；から構成
され、前記両ゲート電極形成後、当該第１種類、第２種
類半導体装置の両チャネルの濃度の調整を要しない、こ
とを特徴とする方法。
【請求項６】請求項３または５に記載の集積回路の製
造方法であって：請求項１または２のいずれかに記載の
方法により、第１種類半導体装置のチャネルを自己整合
的に決定する段階；から構成されることを特徴とする方
法。
【請求項７】請求項４に記載の集積回路の製造方法で
あって：請求項２に記載の方法により、前記第１種類半
導体装置のベース拡散層を形成する段階；当該第２種類
半導体装置のチャネルの濃度を決定する段階；当該第２
種類半導体装置のゲート電極を形成する段階；請求項２
に記載の方法により、前記第２導電型不純物をインプラ
ントする段階であって、前記インプラントエネルギは、
さらに、前記第２種類半導体装置のゲート電極を通過せ
ず、かつ前記第２種類半導体装置のゲート誘電体層を通
過できる程度である、ところの段階；請求項２に記載の
方法により、前記第１種類、第２種類半導体装置のチャ
ネルを自己整合的に決定する段階；から構成されること
を特徴とする方法。
【請求項８】請求項３に記載の集積回路の製造方法で
あって：前記第１種類半導体装置のチャネルを自己整合
的に形成する段階において、ソースまたはドレイン拡散
層（４０１、４０３）を形成する段階；前記第２種類半
導体装置のチャネルの濃度を決定後、前記第２種類半導
体装置のチャネル上に第２ゲート電極（４１０）を形成
する段階；前記第１種類半導体装置のチャネル上に、第
１ゲート電極（４７０）および第１誘電体キャップ（４
７５）を形成する段階であって、当該第１誘電体キャッ
プ（４７５）が当該第１ゲート電極（４７０）上に亘っ
て重畳する、ところの段階；前記第１ゲート電極（４７
０）の側面に中間誘電体部分（４７８）を形成する段階
であって、前記ゲート電極（４７０）の少なくとも側面
を露出させず、かつソースまたはドレイン拡散層（４０
１、４０３）はコンタクトを形成するのに充分な程度露
出させる、ところの段階；前記ソースまたはドレイン拡
散層（４０１、４０３）と自己整合的にコンタクトする
相互接続部を形成する段階であって、当該相互接続部
は、前記誘電体キャップ（４７５）および前記中間誘電
体部分（４７８）により、前記ゲート電極（４７０）か
ら電気的に絶縁される、ところの段階；から構成される
ことを特徴とする方法。
【請求項９】請求項４に記載の集積回路の製造方法で
あって：前記第１種類、第２種類半導体装置のチャネル
を自己整合的に形成する段階において、ソースまたはド
レイン拡散層（４０１、４０３、４０５、４０７）を形
成する段階；前記第１種類半導体装置のチャネル上に、
第１ゲート電極（４７０）および第１誘電体キャップ
（４７５）を形成する段階であって、当該第１誘電体キ
ャップ（４７５）が当該第１ゲート電極（４７０）上に
亘って重畳する、ところの段階；前記第１ゲート電極
（４７０）の側面に中間誘電体部分（４７８）を形成す
る段階であって、前記ゲート電極（４７０）の少なくと
も側面を露出させず、かつソースまたはドレイン拡散層
（４０１、４０３）はコンタクトを形成するのに充分な
程度露出させる、ところの段階；前記ソースまたはドレ
イン拡散層（４０１、４０３）と自己整合的にコンタク
トする相互接続部を形成する段階であって、当該相互接
続部は、前記誘電体キャップ（４７５）および前記中間
誘電体部分（４７８）により、前記ゲート電極（４７
０）から電気的に絶縁される、ところの段階；から構成
されることを特徴とする方法。
【請求項１０】前記第１種類、第２種類半導体装置の両
ゲート電極を同時に形成する段階において、前記第１種
類、第２種類半導体装置のチャネル上にゲート電極（３
７０）および誘電体キャップ（３７５）を形成する段階
であって、当該誘電体キャップ（３７５）が当該ゲート
電極（３７０）上に亘って重畳する、ところの段階；前
記ゲート電極（３７０）の側面に中間誘電体部分（３７
８）を形成する段階であって、前記ゲート電極（３７
０）の少なくとも側面を露出させず、かつソースまたは
ドレイン拡散層（３０１、３０３、３０５、３０７）は
コンタクトを形成するのに充分な程度に露出される、と
ころの段階；前記ソースまたはドレイン拡散層（３０
１、３０３、３０５、３０７）と自己整合的にコンタク
トする相互接続部を形成する段階であって、当該相互接
続部は、前記誘電体キャップ（３７５）および前記中間
誘電体部分（３７８）により、前記ゲート電極（３７
０）から電気的に絶縁される、ところの段階；から構成
されることを特徴とする方法。
【請求項１１】請求項８、９または１０に記載の集積
回路の製造方法であって：前記中間誘電体部分をスペー
サとして利用することによって、少なくともドレイン拡
散層を二重構造にする段階であって、ドレイン拡散層部
分の電界の緩和をする、ところの段階；から構成される
ことを特徴とする方法。