JPH11354793A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11354793A JPH11354793A JP10179660A JP17966098A JPH11354793A JP H11354793 A JPH11354793 A JP H11354793A JP 10179660 A JP10179660 A JP 10179660A JP 17966098 A JP17966098 A JP 17966098A JP H11354793 A JPH11354793 A JP H11354793A
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Abstract
CMOS回路の特性を維持したまま、パワー半導体装置のチ
ャネルを自己整合的に形成可能にし、自己整合コンタク
トをその集積回路に使用可能にする。 【解決手段】 インテリジェントパワーICのLDMOS部分
のゲート電極形成前に、LDMOSのチャネルを誘電体層を
使用して、自己整合的に決定可能にすることにより、そ
の後、インテリジェントパワーICにおけるCMOS部分の特
性を変化させることなしに、CMOS部分およびLDMOS部分
のゲート電極を同時に形成できる。また、LDMOS部分の
ゲート電極形成前に、CMOS部分のチャネルを決定し、そ
の後に、LDMOS部分のゲート電極を形成できる。これに
より、LDMOS部分に自己整合コンタクトを簡単に形成で
き、短プロセス、低コスト、高集積化を可能にする。
Description
方法に関し、特に自己整合拡散によりチャネルを形成さ
れる半導体装置の製造方法に関する。
従来、パワー半導体装置とCMOS(相補型金属
酸化膜半導体)と併有する半導体装置(一般に、インテ
リジェントパワーICという)を製造する場合、一般に、
自己整合的にパワー半導体装置のチャネルを形成してい
た。 従来の方法により、自己整合的にパワー半導体装
置のチャネルを形成する場合、パワー半導体装置および
CMOS回路のゲート電極を同一工程段階で形成後(図6の
A)、パワー半導体装置のチャネルを形成するために高
温・長時間の熱処理をする必要がある。この熱工程はCM
OS素子のチャネルの濃度を変化させてしまうので、CMOS
回路の特性を大きく変えてしまう(図6のB)。それを
解決するために、再度のCMOS回路の特性の適合化または
CMOS回路の再設計を必要とする。しかし、再度のCMOS回
路の特性の適合化をするためには、追加の製造工程段階
が必要になる。すなわち、例えば、パワー半導体装置と
してLDMOSを使用した場合、LDMOS部分のゲート電極形成
およびLDMOS部分のチャネル形成のための熱処理後、さ
らにCMOS部分のチャネル部分の濃度を再調整してからCM
OS部分のゲート電極を形成しなければならない。すなわ
ち、LDMOS部分およびCMOS部分のゲート電極を別々に、
かつLDMOS部分のゲート電極、続いてCMOS部分のゲート
電極の順で形成しなければならない。そのため、サイク
ルタイムの増大および製造コストの増加を伴う。さら
に、近年のように回路の集積度が非常に高い状況では、
CMOS回路の再設計は、不可能に近く従来の自己整合的方
法では所望の微細化が不可能であった。
置のチャネルを形成する場合、そのパワー半導体装置の
チャネル長やチャネル・ドレイン間の距離等がばらつ
き、それによって半導体装置の特性が劣化する。例え
ば、ドレイン・ソース間耐圧にばらつきが生じ、オン抵
抗が劣化し、若しくは、ばらつく。典型的には、ドレイ
ン・ソース間耐圧が50〜60Vの製品において、±10〜15V
程度の耐圧のばらつきが生じる。よって、ドレイン・ソ
ース間耐圧を低く設定した(例えば、20V以下)製品に
はパンチスルーなどのリークを生じさせる原因となるの
で耐圧を低く設定できない。
法においてコンタクトを設ける際に、自己整合コンタク
トを利用する製造方法があった。自己整合コンタクト
は、半導体装置セルサイズを小さくすることができ、高
集積化を実現可能にする。ダイ面積の占有率の大きなパ
ワー半導体装置部分に自己整合コンタクトを用いること
は、高集積化に大変役に立ち、オン抵抗を減少させるこ
とも可能であった。しかし、従来、自己整合コンタクト
をインテリジェントパワーICの製造に利用しようとする
と、非常に複雑な工程が必要であった。なぜならば、パ
ワー半導体装置部分およびCMOS回路部分のそれぞれにつ
いて個別にゲート電極を形成しなければ、CMOS回路の特
性を維持できないからである。
造する際に、再度のCMOS回路の特性の適合化またはCMOS
回路の再設計を必要とせず、パワー半導体装置のチャネ
ルを自己整合的に形成でき、さらにサイクルタイムを延
ばすことなく、製造コストの増加を伴わない、半導体装
置の製造方法を提供することを目的の1つする。
ェントパワーICの製造に使用する場合に、上記の自己整
合的チャネル形成を利用することにより、CMOS回路の特
性を適合化した状態を維持したまま同一工程でパワー半
導体装置部分およびCMOS回路部分にゲートを形成できる
半導体回路製造方法を提供する。それによって、回路の
高集積化、プロセスの短縮、サイクルタイム削減および
ダイコスト削減に大いに貢献できる。
ワーICを製造する際に、CMOS回路の特性を維持したま
ま、パワー半導体装置のチャネルを自己整合的に形成可
能にし、さらに自己整合コンタクトをその集積回路に使
用できるようにする。
MOSをパワー半導体装置の一実施例として用いている。
本発明においては、パワー半導体装置としては、nチャ
ネルLDMOSに限定しない。
法が、工程毎に概略的に図示されている。図1のAにお
いて、半導体基板100の主表面110上に誘電体層
(好適には、シリコン酸化膜である)120を所定の膜
厚に形成する。誘電体層120上にフォトレジスト13
0をのせ、パターニングする。その後、誘電体層120
をエッチング(図1のA-1、A-2)し、若しくは誘電体層
120上に誘電体材料をデポジション(図1のA-3、A-
4)し、それによってパターニング後のフォトレジスト
130が存在する基板100の領域上と、そのフォトレ
ジスト130が存在しない基板100の領域上とで、互
いに厚さの異なる誘電体部分122と、121、123
とをそれぞれ形成する。図1のBの実施例においては、
誘電体部分122の膜厚は、誘電体部分121、123
の膜厚よりも厚く、かつ誘電体部分121および123
の膜厚は、等しい。また、誘電体部分121と123と
の間に誘電体部分122が、存在し、誘電体部分121
と123とを離間している。また、誘電体部分121の
下にソース領域111、誘電体部分122の下にチャネ
ル領域112および誘電体部分123の下にドレイン領
域113が存在する。さらに、誘電体部分121と誘電
体部分122との間に境界124、誘電体部分123と
誘電体部分122との間に境界125がある。後に、こ
のソース領域111にソース拡散層、チャネル領域11
2にチャネル、ドレイン領域113にドレイン拡散層が
形成される。
ォトレジスト135を形成した段階のLDMOS部分の断面
図を図示している。誘電体部分122およびフォトレジ
スト135を突き抜けず、かつ誘電体部分121を突き
抜けるインプラントエネルギにて、p型導電不純物(例
えば、ボロン)を基板へ自己整合的にインプラントす
る。それによって、ソース領域111にのみp型不純物
がインプラントされる。即ち、境界124を境にして、
ソース領域111にのみp型不純物がインプラントされ
る。誘電体層上のフォトレジスト135が除去された
後、熱拡散工程にてそのp型導電不純物は、拡散され、
pベース拡散層131を形成する。
00の表面付近で拡散された後の段階のLDMOS部分の断
面図を図示している。好適には、基板100にはあらか
じめn型ウェルを形成しておく。そして、拡散層131
は、そのn型ウェル内に形成され、深さが約1.5〜2.0ミ
クロン、濃度が約10E17〜5x10E17ions/cm3である。
け、かつ誘電体部分122を突き抜けない程度のインプ
ラントエネルギにて、n型導電不純物(例えば、リン、
ヒ素)を基板100へ自己整合的にインプラントする。
この場合、LDMOS領域に関してはフォトレジストが不要
であり、ソース領域111およびドレイン領域113
に、n型導電不純物がインプラントされる。即ち、境界
124および境界125を境にして、ソース領域111
およびドレイン領域113にn型導電不純物がインプラ
ントされる。その後、拡散工程にてそのn型導電不純物
は拡散され、拡散層141、143を形成する。この実
施例においては、拡散層141はソース領域拡散層であ
り、拡散層143はドレイン領域拡散層である。拡散層
141、143は、代表的には、n+拡散層またはn−
拡散層である。拡散層141、143がn−拡散層であ
る場合、このn−拡散層の部分は、緩やかな濃度勾配を
ソース、ドレイン領域に形成し、動作時にソース、ドレ
イン領域の電界の集中を緩和するのに役立つ。
41の形成段階のそれぞれを個別に拡散するように記述
したが、p型導電不純物をインプラントした後、n型導
電不純物もインプラントし、p型、n型導電不純物を同
一拡散工程にて、拡散させることも可能である。
基板100の表面付近で拡散された後の段階のLDMOS部
分の断面図を図示している。p型、n型導電不純物は、
境界124を境にインプラントされているため、そのp
型、n型導電不純物の拡散における拡がりの相違によ
り、チャネル領域112に自己整合的にチャネルが決定
される。好適には、このn型導電不純物は、拡散するこ
とにより、深さが約0.2〜0.6ミクロン、濃度が約10E17
〜10E18ions/cm3のn型拡散層141を拡散層131内
に形成し得る。これにより、チャネル領域112の表面
近傍に、n型ウェルと拡散層140とに挟まれるpベー
ス部分が形成される。このチャネル領域112の表面近
傍pベース部分が、LDMOSのチャネルになる。ここで注
目すべきことは、LDMOSのチャネルが自己整合的に決定
されているため、チャネルの短い半導体装置を正確に、
ばらつきなく、製造できることである。また、そのチャ
ネルの決定時点においては、LDMOSのゲート電極が形成
されていないことである。従来においては、LDMOSのゲ
ート電極形成後に、pベース部分の形成のための熱拡散
処理が施されていたために、インテリジェントパワーIC
におけるCMOS部分のチャネル濃度等が変化してしまうの
で、再度チャネル濃度等を決定しなくてはならなかっ
た。しかし、本実施例に従えば、LDMOSのチャネルの決
定後に、ゲート電極を形成するので、インテリジェント
パワーICにおけるCMOS部分およびLDMOS部分のゲート電
極を同時に形成できるようになった。
122、123を除去した段階のLDMOS部分の断面図を
図示している。ここで、拡散層141上にソース表面領
域151、拡散層143上にドレイン表面領域153、
並びにソース表面領域151とドレイン表面領域153
との間にあるチャネルおよびドリフト領域上にチャネル
表面領域152が、存在する。ソース表面領域151と
ドレイン表面領域153とは、ほぼ同一の不純物濃度を
有する。ウェハ表面領域152よりも、ウェハ表面領域
151、153のほうが不純物濃度が濃い。
所定の膜厚の誘電体層が形成されるように、主表面11
0上に誘電体層を形成する。好適には、その誘電体層
は、シリコン熱酸化膜である。表面110は、ソース表
面領域151、チャネル表面領域152およびドレイン
表面領域153を含む。チャネル表面領域152より
も、ソース表面領域151およびドレイン表面領域15
3のほうが不純物濃度が濃いので、ソース表面領域15
1およびドレイン表面領域153上には、チャネル表面
領域152上に形成される熱酸化膜よりも厚い熱酸化膜
が形成される。従って、ソース表面領域151およびド
レイン表面領域153とチャネル表面領域152との間
の部分に、段差部分160ができ、その段差部分160
がゲート電極形成のためのフォトアラインメントに役立
つ。即ち、段差部分160により、ゲート電極を所定の
位置に正確に位置付けることが可能となる。
段階のLDMOS部分の断面図を図示している。好適には、
ゲート材料として、ポリシリコンを使用するが、金属材
料(例えば、Al-Si ,Al-Si-Cu、シリサイド)を使用し
てもよい。ここで、注目すべきは、ゲート電極170
は、pベース拡散工程の後に形成されることである。従
来、ゲート電極170が、pベース拡散工程の前に形成
される場合、pベース拡散時に、ゲート電極170内の
不純物がシリコンゲート酸化膜を突き抜けてpベース拡
散層131に進入し、チャネル領域112の濃度を変化
させてしまうという問題があったが、本発明によると、
ゲート電極170が、pベース拡散工程の後に形成され
る場合、pベース拡散時には、ゲート電極170は未だ
形成されていないので、そのような問題は起こらない。
層をゲート電極170を利用して自己整合的に形成した
後の断面図を示している。ソース拡散層が161であ
り、ドレイン拡散層が163である。ここでは、一旦、
濃度の低い拡散層141、143を形成した後、高濃度
のn+ソース・ドレイン拡散層を形成しているが、これ
は、ジャンクション耐圧を上げるために、ソース・ドレ
イン拡散層を二重構造にして、濃度差を緩和するためで
ある。又、ドレイン拡散層のジャンクションの耐圧を上
げるためにドレイン拡散層163をポリ170の下に重
畳しない用に形成してもよい(図示せず)。もし、二重
構造のソース・ドレイン拡散層が不要である場合は、拡
散層141、143の濃度を高くし、それらをn+ソー
ス・ドレイン拡散層として代りに使用することも可能で
ある。この場合、n+ソース・ドレイン拡散層161、
163は形成しなくてもよい。より詳細には、図5のよ
うに、CMOSのゲート電極410を形成した後、LDMOSの
ゲート電極470を形成する場合、CMOSのゲート電極4
10およびLDMOS側の誘電体層420を利用してCMOS部
分およびLDMOS部分のn+ソース・ドレイン拡散層を同
一インプラント工程段階にて形成してもよい(図5の
C)。即ち、拡散層401、403、405、407は
二重構造の拡散層を形成してもよく、n+拡散層の一層
構造でもよい。
の動作について説明する。図3のAは、ゲート電極形成
後のLDMOS部分の断面図を図示している。図3の構成要
素の番号は、図2のHの構成要素の番号と対応してい
る。動作において、代表的には、ゲート電極170に電
圧を印加し、ソース領域(拡散層141)を接地した場
合、ゲート電極170と拡散層141との間のシリコン
酸化膜に、その他の部分よりも大きな電界がかかる。ゲ
ート電極170と拡散層141との間のシリコン酸化膜
の膜厚が薄い程、その電界は大きくなり、かつ誘電体層
の耐圧が小さくなるため、シリコン酸化膜が破壊されや
すい。従来の方法によれば、この膜厚は、チャネル表面
領域152上のシリコン酸化膜の膜厚とほぼ同等である
ので破壊され易い。それに対し、本発明によれば、上述
のとおり、チャネル表面領域152上のシリコン酸化膜
の膜厚よりも、ソース表面領域151上のシリコン酸化
膜の膜厚のほうが厚くなるので、ゲート電極170と拡
散層141との間の電界を緩和できる(電界緩和効
果)。本発明に従って製造したシリコンゲート酸化膜
は、破壊されにくい。この電界緩和効果は、ゲート電極
170とドレイン領域(拡散層143)との間において
も同様に存在する。本発明に従い、図3のBのような構
造を有するLDMOSも形成可能であり、この場合、LOCOSの
フィールド酸化膜を利用し、上記電界緩和効果をもたら
している。
極ではなく、誘電体層の膜厚を利用した自己整合チャネ
ル形成法を用いるので、LDMOSのチャネルの決定後に、
ゲート電極を形成することが可能である。それにより、
インテリジェントパワーICにおけるCMOS部分およびLDMO
S部分のゲート電極を同時に形成可能である。
コンタクト形成までの実施例として、LDMOS部分およびC
MOS部分の両方を分かりやすくするために、概略的に並
べて図示する。以下、図4、5において、図1、2、3
と比較し、拡散層の形が異なるが、図の簡略化の結果で
あって、内容的に異なるものではない。
ネルを形成したLDMOS部分およびその隣にCMOS部分を図
示している。LDMOS部分のチャネル形成のための拡散に
より、そのLDMOS部分のチャネルの決定後、LDMOS部分お
よびCMOS部分の両チャネル上の誘電体層を除去し、所定
の膜厚の熱酸化膜を形成する。ここで、チャネル濃度の
調整は、誘電体層の除去前であっても、またその熱酸化
膜形成後であってもよい。
よびチャネル濃度の調整後、ウェハ上に亘って、ゲート
電極層をデポジションする。代表的には、そのゲート電
極層はポリシリコンであり、そのデポジション後、その
ポリシリコンには所定の導電型不純物がドーピングされ
る。その後、そのポリシリコン上にキャップ誘電体層を
デポジションする。代表的には、キャップ誘電体層はPS
Gである。
ッチングし、さらに、ポリシリコンをエッチングし、ゲ
ート電極370およびそのゲート電極370上に重畳す
るようにキャップ誘電体部分375を残す。本実施例に
従えば、ゲート電極370およびキャップ誘電体部分3
75は、LDMOS部分およびCMOS部分の両方に、同時に形
成する。その後、LDMOS部分の拡散層341、343が
n-拡散層の場合、上述したのようにゲート電極370
を利用して、そのn−拡散層内およびCMOS部分にn+拡
散層が形成され、LDMOS部分およびCMOS部分のソース、
ドレイン層301、303、305、307が、自己整
合的に形成される。LDMOS部分のn-拡散層の部分は、緩
やかな濃度勾配をソース、ドレイン領域に形成し、動作
時にソース、ドレイン領域の電界の集中を緩和するのに
役立つ。
ジションし、その中間誘電体層をエッチング(代表的に
は、RIEによる異方性または準異方性エッチング)し、
ゲート電極370の側面に中間誘電体部分378を形成
する。それによって、誘電体キャップ375および中間
誘電体部分378が、ゲート電極370と相互接続に使
用される金属との絶縁を可能にする(図4のF)。
S回路の特性を維持したままパワー半導体装置のチャネ
ルを自己整合的に形成し、さらに自己整合コンタクトを
そのインテリジェントパワーICに使用可能にした。
部分のチャネルを決定し、その後に、CMOS部分のチャネ
ルの決定およびゲート電極形成をしなければならなかっ
た。そのため、従来技術により、インテリジェントパワ
ーICに自己整合コンタクトを使用する場合には、非常に
複雑な工程を経なければならず、サイクルタイムも長
く、製造コストが高くなるという欠点があった。本発明
により、LDMOS部分のゲート電極形成前に、LDMOS部分の
チャネルを決定することができるので、上述のように、
LDMOS部分およびCMOS部分の両方のゲート電極を同時に
形成することが可能になった。従って、LDMOS部分およ
びCMOS部分のゲート電極を個別に形成することなく、イ
ンテリジェントパワーICを形成できるので、製造工程の
削減、サイクルタイムの短縮およびコスト削減になる。
また、自己整合コンタクトの技術をインテリジェントパ
ワーICに使用することが可能になった。
し、LDMOS部分のゲート電極をその後に形成する実施例
を示す。
431を前述のように自己整合的に形成した後の断面図
を示す。
成する。好適には、そのゲート電極層はポリシリコンで
あり、そのデポジション後、そのポリシリコンには所定
の導電型不純物がドーピングされる。次に、そのポリシ
リコンをエッチングし、CMOS部分のゲート電極410を
形成する。
0およびLDMOS部分の誘電体層420を前述のように利
用して、ソース、ドレイン拡散層401、403、40
5、407を形成する。
後、所定の厚さの誘電体層を形成し、その上にゲート電
極470、および自己整合コンタクトの形成に使用する
誘電体キャップ475をゲート電極470上に重畳する
ように形成する。
に、中間誘電体層478、479が形成される。中間誘
電体層478は自己整合コンタクトを形成するのに利用
される。本実施例では、LDMOS部分のみに自己整合コン
タクトが形成されているが、CMOS部分にも誘電体キャッ
プを用いて、自己整合コンタクトを形成してもよい。こ
れにより、チップ面積において占める割合の大きいLDMO
S部分のサイズを効果的に小さくできる。
S部分のソース、ドレイン拡散層が形成されるが、CMOS
部分の中間誘電体層479(本実施例では、利用されて
いず、また形成されなくてもよい)をスぺーサとして利
用してもよい。そのような、実施例としては、図5のC
にて、熱拡散がされにくい導電型不純物を、ゲート電極
410を利用して、浅くインプラントすることによっ
て、CMOS部分のチャネル長を決定する。その後、図5の
Eにて、スペーサ479を利用して、ソース拡散層およ
びドレイン拡散層が、互いにより離れた位置に形成され
るようにインプラントされ、少なくともドレイン拡散層
が、二重拡散層構造になり(LDD)、ドレイン拡散層に
係る電界が緩和される効果がある。
DMOS部分のベース拡散層およびソース、ドレイン拡散層
を形成することによってチャネルを形成した後、CMOS部
分のゲート電極形成、ソース、ドレイン拡散層の形成を
実施しなくてはならなかった。従って、LDMOS部分に自
己整合コンタクトを形成しようとすると、さらなる工程
を付加することとなり、プロセスおよびサイクルタイム
の長期化を招く。本実施例に従えば、CMOS部分のゲート
電極形成の後、CMOS部分のゲート電極およびLDMOS部分
の前記段差を有する誘電体層を利用して、同一工程にて
ソース、ドレイン拡散層の形成を実施することができる
(図5のC)。従って、プロセスおよびサイクルタイム
を長期化せず、LDMOS部分に自己整合コンタクトを形成
でき、かつCMOSのチャネルの再調整を必要としない。
製造する際に、CMOS回路の特性を維持したままパワー半
導体装置のチャネルを自己整合的に形成可能にし、さら
に自己整合コンタクトをその集積回路に使用可能にし
た。これにより、ゲート電極の形成段階での工程削減、
コンタクト形成段階での工程削減、並びにインテリジェ
ントパワーICに自己整合コンタクトを使用可能にしたこ
とによるそのチップサイズの縮小化が可能になる。チッ
プ面積において占める割合の大きいパワー半導体装置
に、自己整合コンタクトを使用し、それによって、チッ
プサイズの縮小化を可能にしたことは、特に、効果が大
きい。それらの結果、コスト削減、特性の改善(特にオ
ン抵抗の低減)および特性の安定化が同時に実現でき
る。例えば、LDMOSの1単位セルの長さは、通常、約12.
6um程度であるが、本発明によれば、約9.6umであり、通
常よりも24%ものチップサイズの削減となる。また、LD
MOSのオン抵抗は、通常、約0.35mohm-cm2であるが、本
発明により、約0.26mohm-cm2に削減できる。
ロー。
ロー図1の続き。
概略断面図の工程フロー。
概略断面図の工程フロー。
Sのゲート電極を形成した場合のインテリジェントパワ
ーICの概略断面図の工程フロー。
層 163、303、307、403、407 ドレイン拡
散層 170、370、410、470 ゲート電極 375、475 誘電体キャップ 378、478 中間誘電体部分 479 スペーサ
Claims (11)
- 【請求項1】 半導体装置の製造方法であって:半導体
基板の主表面の第1領域(111)上にあり、第1膜厚
を有する第1誘電体部分(121)と、第1領域に隣接
する第2領域(112)の上にある、前記第1膜厚より
厚い第2膜厚を有する第2誘電体部分(122)とを有
する誘電体層、を形成する段階;前記第2誘電体部分
(122)を通過せず、かつ前記第1誘電体部分(12
1)を通過するインプラントエネルギにて、前記第1領
域(111)に、第1導電型不純物をインプラントする
段階;前記第2誘電体部分(122)を通過せず、かつ
前記第1誘電体部分(121)を通過するインプラント
エネルギにて、前記第1領域(111)に、第2導電型
不純物をインプラントする段階;および前記第1導電型
不純物および第2導電型不純物を拡散し、拡散の程度の
相違によりベース拡散層(131)およびソースまたは
ドレイン拡散層(141)を形成し、前記ベース拡散層
(131)内に自己整合的にチャネルを決定する段階;
から構成されることを特徴とする方法。 - 【請求項2】 半導体装置の製造方法であって:半導体
基板の主表面の第1領域(111)上にあり、第1膜厚
を有する第1誘電体部分(121)と、第1領域に隣接
する第2領域(112)の上にある、前記第1膜厚より
厚い第2膜厚を有する第2誘電体部分(122)とを有
する誘電体層、を形成する段階;前記第2誘電体部分
(122)を通過せず、かつ前記第1誘電体部分(12
1)を通過するインプラントエネルギにて、前記第1領
域(111)に、第1導電型不純物をインプラントする
段階;前記第1導電型不純物を拡散することにより、ベ
ース拡散層(131)を形成する段階;前記第2誘電体
部分(122)を通過せず、かつ前記第1誘電体部分
(121)を通過するインプラントエネルギにて、前記
第1領域(111)に、第2導電型不純物をインプラン
トする段階;前記第2導電型不純物を拡散することによ
り、ソースまたはドレイン拡散層(141)を形成し、
前記ベース拡散層(131)内に自己整合的にチャネル
を決定する段階;から構成されることを特徴とする方
法。 - 【請求項3】 第1種類半導体装置および第2種類半導
体装置を有する集積回路の製造方法であって:当該第1
種類半導体装置のチャネルを自己整合的に形成する段
階;当該第2種類半導体装置のチャネルの濃度を決定す
る段階;当該第2種類半導体装置のゲート電極を形成す
る段階;当該第2種類半導体装置のチャネルを自己整合
的に形成する段階;および当該第1種類半導体装置のゲ
ート電極を形成する段階;から構成され、前記ゲート電
極形成後に、第2種類半導体装置のチャネルの濃度の調
整を要しないことを特徴とする方法。 - 【請求項4】 第1種類半導体装置および第2種類半導
体装置を有する集積回路の製造方法であって:当該第1
種類半導体装置のベース拡散層を自己整合的に形成する
段階;当該第2種類半導体装置のチャネルの濃度を決定
する段階;当該第2種類半導体装置のゲート電極を形成
する段階;当該第1種類、第2種類半導体装置のチャネ
ルを自己整合的に形成する段階;および当該第1種類半
導体装置のゲート電極を形成する段階;から構成され、
前記第2種類半導体装置のゲート電極形成後に、第2種
類半導体装置のチャネルの濃度の調整を要しないことを
特徴とする方法。 - 【請求項5】 第1種類半導体装置および第2種類半導
体装置を有する集積回路の製造方法であって:当該第1
種類半導体装置のチャネルを自己整合的に形成する段
階;当該第2種類半導体装置のチャネルの濃度を決定す
る段階;および当該第1種類、第2種類半導体装置の両
ゲート電極を同時に形成する段階;当該第2種類半導体
装置のチャネルを自己整合的に形成する段階;から構成
され、前記両ゲート電極形成後、当該第1種類、第2種
類半導体装置の両チャネルの濃度の調整を要しない、こ
とを特徴とする方法。 - 【請求項6】 請求項3または5に記載の集積回路の製
造方法であって:請求項1または2のいずれかに記載の
方法により、第1種類半導体装置のチャネルを自己整合
的に決定する段階;から構成されることを特徴とする方
法。 - 【請求項7】 請求項4に記載の集積回路の製造方法で
あって:請求項2に記載の方法により、前記第1種類半
導体装置のベース拡散層を形成する段階;当該第2種類
半導体装置のチャネルの濃度を決定する段階;当該第2
種類半導体装置のゲート電極を形成する段階;請求項2
に記載の方法により、前記第2導電型不純物をインプラ
ントする段階であって、前記インプラントエネルギは、
さらに、前記第2種類半導体装置のゲート電極を通過せ
ず、かつ前記第2種類半導体装置のゲート誘電体層を通
過できる程度である、ところの段階;請求項2に記載の
方法により、前記第1種類、第2種類半導体装置のチャ
ネルを自己整合的に決定する段階;から構成されること
を特徴とする方法。 - 【請求項8】 請求項3に記載の集積回路の製造方法で
あって:前記第1種類半導体装置のチャネルを自己整合
的に形成する段階において、ソースまたはドレイン拡散
層(401、403)を形成する段階;前記第2種類半
導体装置のチャネルの濃度を決定後、前記第2種類半導
体装置のチャネル上に第2ゲート電極(410)を形成
する段階;前記第1種類半導体装置のチャネル上に、第
1ゲート電極(470)および第1誘電体キャップ(4
75)を形成する段階であって、当該第1誘電体キャッ
プ(475)が当該第1ゲート電極(470)上に亘っ
て重畳する、ところの段階;前記第1ゲート電極(47
0)の側面に中間誘電体部分(478)を形成する段階
であって、前記ゲート電極(470)の少なくとも側面
を露出させず、かつソースまたはドレイン拡散層(40
1、403)はコンタクトを形成するのに充分な程度露
出させる、ところの段階;前記ソースまたはドレイン拡
散層(401、403)と自己整合的にコンタクトする
相互接続部を形成する段階であって、当該相互接続部
は、前記誘電体キャップ(475)および前記中間誘電
体部分(478)により、前記ゲート電極(470)か
ら電気的に絶縁される、ところの段階;から構成される
ことを特徴とする方法。 - 【請求項9】 請求項4に記載の集積回路の製造方法で
あって:前記第1種類、第2種類半導体装置のチャネル
を自己整合的に形成する段階において、ソースまたはド
レイン拡散層(401、403、405、407)を形
成する段階;前記第1種類半導体装置のチャネル上に、
第1ゲート電極(470)および第1誘電体キャップ
(475)を形成する段階であって、当該第1誘電体キ
ャップ(475)が当該第1ゲート電極(470)上に
亘って重畳する、ところの段階;前記第1ゲート電極
(470)の側面に中間誘電体部分(478)を形成す
る段階であって、前記ゲート電極(470)の少なくと
も側面を露出させず、かつソースまたはドレイン拡散層
(401、403)はコンタクトを形成するのに充分な
程度露出させる、ところの段階;前記ソースまたはドレ
イン拡散層(401、403)と自己整合的にコンタク
トする相互接続部を形成する段階であって、当該相互接
続部は、前記誘電体キャップ(475)および前記中間
誘電体部分(478)により、前記ゲート電極(47
0)から電気的に絶縁される、ところの段階;から構成
されることを特徴とする方法。 - 【請求項10】前記第1種類、第2種類半導体装置の両
ゲート電極を同時に形成する段階において、前記第1種
類、第2種類半導体装置のチャネル上にゲート電極(3
70)および誘電体キャップ(375)を形成する段階
であって、当該誘電体キャップ(375)が当該ゲート
電極(370)上に亘って重畳する、ところの段階;前
記ゲート電極(370)の側面に中間誘電体部分(37
8)を形成する段階であって、前記ゲート電極(37
0)の少なくとも側面を露出させず、かつソースまたは
ドレイン拡散層(301、303、305、307)は
コンタクトを形成するのに充分な程度に露出される、と
ころの段階;前記ソースまたはドレイン拡散層(30
1、303、305、307)と自己整合的にコンタク
トする相互接続部を形成する段階であって、当該相互接
続部は、前記誘電体キャップ(375)および前記中間
誘電体部分(378)により、前記ゲート電極(37
0)から電気的に絶縁される、ところの段階;から構成
されることを特徴とする方法。 - 【請求項11】 請求項8、9または10に記載の集積
回路の製造方法であって:前記中間誘電体部分をスペー
サとして利用することによって、少なくともドレイン拡
散層を二重構造にする段階であって、ドレイン拡散層部
分の電界の緩和をする、ところの段階;から構成される
ことを特徴とする方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10179660A JPH11354793A (ja) | 1998-06-10 | 1998-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10179660A JPH11354793A (ja) | 1998-06-10 | 1998-06-10 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11354793A true JPH11354793A (ja) | 1999-12-24 |
Family
ID=16069662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10179660A Pending JPH11354793A (ja) | 1998-06-10 | 1998-06-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11354793A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
US7276775B2 (en) | 2001-02-27 | 2007-10-02 | International Business Machines Corporation | Intrinsic dual gate oxide MOSFET using a damascene gate process |
JP2008277851A (ja) * | 2001-05-30 | 2008-11-13 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
-
1998
- 1998-06-10 JP JP10179660A patent/JPH11354793A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7276775B2 (en) | 2001-02-27 | 2007-10-02 | International Business Machines Corporation | Intrinsic dual gate oxide MOSFET using a damascene gate process |
JP2008277851A (ja) * | 2001-05-30 | 2008-11-13 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
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