JPH02151109A - 半導体増幅回路 - Google Patents
半導体増幅回路Info
- Publication number
- JPH02151109A JPH02151109A JP63305276A JP30527688A JPH02151109A JP H02151109 A JPH02151109 A JP H02151109A JP 63305276 A JP63305276 A JP 63305276A JP 30527688 A JP30527688 A JP 30527688A JP H02151109 A JPH02151109 A JP H02151109A
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- Japan
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- fet
- voltage
- gate
- bias
- amplifier circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体増幅回路に関し、主としてＧａＡｓＦ
ＥＴを利用した電力増幅器の回路に関するものである。
ＥＴを利用した電力増幅器の回路に関するものである。
第２図は一般的に使用されているＦＥＴを用いた電力増
幅回路を示す。高周波信号は入力端子１より直流カット
容量７を経てＦＥＴ６に入り増幅され、出力は負荷抵抗
１１とＩ’ＥＴ６のドレインの接続点に現われ、容量７
を経て端子２に高周波出力信号が得られる。高周波信号
を増幅する際ＦＥＴ６のゲートに印加するバイアス電圧
は端子５より供給され、ＦＥＴに合ったバイアス電圧が
調整抵抗９ｂにより調整される。
幅回路を示す。高周波信号は入力端子１より直流カット
容量７を経てＦＥＴ６に入り増幅され、出力は負荷抵抗
１１とＩ’ＥＴ６のドレインの接続点に現われ、容量７
を経て端子２に高周波出力信号が得られる。高周波信号
を増幅する際ＦＥＴ６のゲートに印加するバイアス電圧
は端子５より供給され、ＦＥＴに合ったバイアス電圧が
調整抵抗９ｂにより調整される。
Ａ級動作を行なうためにＦＥＴ６のゲートバイアス電圧
はバイアス電源端子５より供給し、ゲートバイアス電圧
によるドレイン電流がＦＥＴの最大ドレイン電流ＩＤＳ
の１／２になる点にゲート電圧をゲートバイアス電圧８
ｂで調整して印加する。この場合、ゲート電圧は端子５
の電圧が抵抗９ｂ、１０で分割され、該分割電圧が、Ｆ
ＥＴのしきい値電圧又はそれとほぼ同値を示すピンチオ
フ電圧の約１／２になる様に調整すればＦＥＴのドレイ
ン電流も最大ドレイン電流ＩＤＳの約１／２となり、Ａ
級動作の条件を満たす。
はバイアス電源端子５より供給し、ゲートバイアス電圧
によるドレイン電流がＦＥＴの最大ドレイン電流ＩＤＳ
の１／２になる点にゲート電圧をゲートバイアス電圧８
ｂで調整して印加する。この場合、ゲート電圧は端子５
の電圧が抵抗９ｂ、１０で分割され、該分割電圧が、Ｆ
ＥＴのしきい値電圧又はそれとほぼ同値を示すピンチオ
フ電圧の約１／２になる様に調整すればＦＥＴのドレイ
ン電流も最大ドレイン電流ＩＤＳの約１／２となり、Ａ
級動作の条件を満たす。
ＦＥＴ特性のバラツキによりゲート電圧はゲートバイア
ス抵抗９ｂにより増幅回路ごとに：ＪｙＪ整しないと、
歪の少ない回路は得られない。第３図はＦＥＴの特性例
で、ゲートバイアス電圧を約１／２Ｖｐ （ピンチオフ
電圧）に調整することにより、ドレイン電流が１／２
Ｉ ＤＳを中心として増幅されることを示している。こ
のことからゲートバイアス電圧が偏ったりするとドレイ
ンの出力波形は歪み、増幅回路として望ましくない。
ス抵抗９ｂにより増幅回路ごとに：ＪｙＪ整しないと、
歪の少ない回路は得られない。第３図はＦＥＴの特性例
で、ゲートバイアス電圧を約１／２Ｖｐ （ピンチオフ
電圧）に調整することにより、ドレイン電流が１／２
Ｉ ＤＳを中心として増幅されることを示している。こ
のことからゲートバイアス電圧が偏ったりするとドレイ
ンの出力波形は歪み、増幅回路として望ましくない。
従来のＦＥＴを用いたＡ級動作半導体増幅回路は、最適
のゲートバイアス電圧を得るために、第２図に示す調整
用可変抵抗９ｂを用いて各々の増幅段の調整をするため
、増幅段が多い回路や、バラツキの多いＦＥＴを用いる
場合、あるいはＦＥＴや抵抗を用いた一体回路（集積回
路）などでは小型化する上で調整抵抗を外付けする必要
がある、調整に手数がかかるなどの問題点があった。
のゲートバイアス電圧を得るために、第２図に示す調整
用可変抵抗９ｂを用いて各々の増幅段の調整をするため
、増幅段が多い回路や、バラツキの多いＦＥＴを用いる
場合、あるいはＦＥＴや抵抗を用いた一体回路（集積回
路）などでは小型化する上で調整抵抗を外付けする必要
がある、調整に手数がかかるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、回路をほとんど無調整にできると共に、小型
化でき更に歩留りの高い、半導体増幅回路を得ることを
目的とする。
たもので、回路をほとんど無調整にできると共に、小型
化でき更に歩留りの高い、半導体増幅回路を得ることを
目的とする。
この発明に係る半導体増幅回路は、ＦＥＴ特性にバラツ
キがあってもゲートバイアス電圧が歪みの少ない点に自
動的に設定される様、ＦＥＴと同一チップ上に形成した
別のＦＥＴの特性はほぼ同一であることを利用し、その
しきい値電圧（ピンチオフ電圧とほぼ等しい）を分割し
て上記ＦＥＴのゲートに供給し、外部調整回路又は調整
抵抗を排除するようにしたものである。
キがあってもゲートバイアス電圧が歪みの少ない点に自
動的に設定される様、ＦＥＴと同一チップ上に形成した
別のＦＥＴの特性はほぼ同一であることを利用し、その
しきい値電圧（ピンチオフ電圧とほぼ等しい）を分割し
て上記ＦＥＴのゲートに供給し、外部調整回路又は調整
抵抗を排除するようにしたものである。
この発明においては入力信号が過大でＦＥＴのゲートバ
イアス電圧値がずれるような場合にも同一チップ内の近
似特性を有するＦＥＴ特性を利用することによりゲート
バイアス電圧設定値は回路作成時に自動的に形成される
。
イアス電圧値がずれるような場合にも同一チップ内の近
似特性を有するＦＥＴ特性を利用することによりゲート
バイアス電圧設定値は回路作成時に自動的に形成される
。
以下、この発明の一実施例を図について説明する。
第１図において、１２はゲートバイアス用ＦＥＴ５９ａ
はゲートバイアス抵抗、１０ ａ、 １０ ｂはゲー
トバイアス抵抗である。
はゲートバイアス抵抗、１０ ａ、 １０ ｂはゲー
トバイアス抵抗である。
次に動作について説明する。
入力信号は端子１から容蚤７を経てＦＥＴθのゲートに
供給される。Ａ級動作の例ではゲートバイアス電圧は第
３図に示すようにほぼ１／２ Ｉ ＤＳの点に設定され
る。しかしながらＦＥＴ特性にバラツキを有する場合、
一定の電圧では出力波形に歪みを生ずる。そのためＦＥ
Ｔのバラツキがあってもドレイン電流が１／２１ＤＳに
なる様なゲートバイアス電圧を高周波入力信号と重畳さ
せて、ＦＥＴ８のゲートに供給する必要がある。本発明
は増幅用ＦＥＴ６とゲートバイアス用ＦＥＴ１２を同一
チップに同時に形成する。そのため両ＦＥＴ６，１２の
第３図に示すｖｐ又はしきい値電圧はほぼ等しくなる。
供給される。Ａ級動作の例ではゲートバイアス電圧は第
３図に示すようにほぼ１／２ Ｉ ＤＳの点に設定され
る。しかしながらＦＥＴ特性にバラツキを有する場合、
一定の電圧では出力波形に歪みを生ずる。そのためＦＥ
Ｔのバラツキがあってもドレイン電流が１／２１ＤＳに
なる様なゲートバイアス電圧を高周波入力信号と重畳さ
せて、ＦＥＴ８のゲートに供給する必要がある。本発明
は増幅用ＦＥＴ６とゲートバイアス用ＦＥＴ１２を同一
チップに同時に形成する。そのため両ＦＥＴ６，１２の
第３図に示すｖｐ又はしきい値電圧はほぼ等しくなる。
バイアス電源端子５には第３（なる。更にそのＶｐをゲ
ートバイアス抵抗１０ａ、１０ｂにより分割する。Ａ級
動作の場合両抵抗１０ ａ、 １０ ｂの抵抗値を等
しくすることにより１／２Ｖｐがゲート直列抵抗８を経
てＦＥＴ６のゲートにバイアス電圧として供給される。
ートバイアス抵抗１０ａ、１０ｂにより分割する。Ａ級
動作の場合両抵抗１０ ａ、 １０ ｂの抵抗値を等
しくすることにより１／２Ｖｐがゲート直列抵抗８を経
てＦＥＴ６のゲートにバイアス電圧として供給される。
第３図は第２図のＦＥＴ６及び１２の特性例であり、両
ＦＥＴは特性が近似しており、Ｖｐもほとんど同値であ
る。またゲートバイアス電圧を１／２ＩＤＳとしてＡ級
動作を行なう場合、ゲート電圧対ドレイン電流特性は実
用上はぼ直線と考えて差し支えなく、ＦＥＴ１２のＶｐ
を２分割してＦＥＴ６のゲートにバイアス電圧として供
給すれば、Ａ級動作の増幅回路の条件は満たすことにな
る。そのためゲートバイアス電圧によりＦＥＴ８のゲー
トから流出する電流より少なくとも１０倍以上の電流を
オフセット電流（第３図のオフセラ）ＩＤＳ）とする様
にゲートバイアス抵抗９ａを選ぶものとする。
ＦＥＴは特性が近似しており、Ｖｐもほとんど同値であ
る。またゲートバイアス電圧を１／２ＩＤＳとしてＡ級
動作を行なう場合、ゲート電圧対ドレイン電流特性は実
用上はぼ直線と考えて差し支えなく、ＦＥＴ１２のＶｐ
を２分割してＦＥＴ６のゲートにバイアス電圧として供
給すれば、Ａ級動作の増幅回路の条件は満たすことにな
る。そのためゲートバイアス電圧によりＦＥＴ８のゲー
トから流出する電流より少なくとも１０倍以上の電流を
オフセット電流（第３図のオフセラ）ＩＤＳ）とする様
にゲートバイアス抵抗９ａを選ぶものとする。
通常のＦＥＴではゲート電流はゲート幅１ｍｍに対し１
μＡと低くＦＥＴ１２の第３図に示すオフセットＩＤＳ
の比は１０倍以上が得られるため、ＦＥＴ１２のＶｐを
抵抗Ｌ Ｏａ、 １０ ｂで分割してもＶｐの変動は
無視できる程度となり、抵抗１０ａ、１０ｂの分割比に
応じ増幅回路のバイアス点を選ぶことが、無調整で実現
可能となる。
μＡと低くＦＥＴ１２の第３図に示すオフセットＩＤＳ
の比は１０倍以上が得られるため、ＦＥＴ１２のＶｐを
抵抗Ｌ Ｏａ、 １０ ｂで分割してもＶｐの変動は
無視できる程度となり、抵抗１０ａ、１０ｂの分割比に
応じ増幅回路のバイアス点を選ぶことが、無調整で実現
可能となる。
なお上記実施例では抵抗負荷型の増幅回路を示したが、
本発明はインダクタンス負荷１公布定数回路を負荷とす
る回路にも適用でき、同様な効果を有する。また上記実
施例ではＡ級動作の例を示したが、Ｖｐの分割比によっ
ては自動的にＡ級動作以外のＢ、 ０級などの動作モ
ードにもこの発明は適用可能である。
本発明はインダクタンス負荷１公布定数回路を負荷とす
る回路にも適用でき、同様な効果を有する。また上記実
施例ではＡ級動作の例を示したが、Ｖｐの分割比によっ
ては自動的にＡ級動作以外のＢ、 ０級などの動作モ
ードにもこの発明は適用可能である。
以上のように、この発明によれば、同一チップ上に形成
したゲートバイアス用ＦＥＴのしきい値電圧を分割し、
これをＦＥＴのゲートに供給するようにしたので、任意
のゲートバイアス電圧をＦＥＴのバラツキに関係な（印
加することができ、歪の少ない増幅回路を、無調整で外
部回路の負荷なしに安価に構成できる効果がある。
したゲートバイアス用ＦＥＴのしきい値電圧を分割し、
これをＦＥＴのゲートに供給するようにしたので、任意
のゲートバイアス電圧をＦＥＴのバラツキに関係な（印
加することができ、歪の少ない増幅回路を、無調整で外
部回路の負荷なしに安価に構成できる効果がある。
第１図はこの発明の一実施例によるＦＥＴを用いたＡ級
増幅回路の回路図、第２図は従来の回路例を示す図、第
３図はゲートバイアス電圧とＦＥＴのドレイン電流特性
を示す図である。 １は高周波入力端子、２は高周波出力端子、３は電源端
子、４は接地端子、５はバイアス電源端子、６はＦＥＴ
、７は入出力結合キャパシタ、８はゲート直列抵抗、９
．１０はゲートバイアス抵抗、１１はＦＥＴ負荷抵抗、
１２はゲートバイアス用Ｆ Ｅ Ｔ。 なお図中同一符号は同−又は相当部分を示す。
増幅回路の回路図、第２図は従来の回路例を示す図、第
３図はゲートバイアス電圧とＦＥＴのドレイン電流特性
を示す図である。 １は高周波入力端子、２は高周波出力端子、３は電源端
子、４は接地端子、５はバイアス電源端子、６はＦＥＴ
、７は入出力結合キャパシタ、８はゲート直列抵抗、９
．１０はゲートバイアス抵抗、１１はＦＥＴ負荷抵抗、
１２はゲートバイアス用Ｆ Ｅ Ｔ。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １）ＦＥＴを用いた半導体増幅回路において、上記ＦＥ
Ｔと同一チップ内に形成され、上記ＦＥＴのしきい値電
圧を検出するゲートバイアス用ＦＥＴと、 ゲートバイアス電圧が上記ＦＥＴの特性バラツキに応じ
て印加されるよう、上記検出電圧を任意に分割し、上記
ＦＥＴのゲートバイアス電圧とする検出電圧分割手段と
を備えたことを特徴とする半導体増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305276A JPH02151109A (ja) | 1988-12-01 | 1988-12-01 | 半導体増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305276A JPH02151109A (ja) | 1988-12-01 | 1988-12-01 | 半導体増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151109A true JPH02151109A (ja) | 1990-06-11 |
Family
ID=17943150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305276A Pending JPH02151109A (ja) | 1988-12-01 | 1988-12-01 | 半導体増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151109A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0625822A2 (en) * | 1993-05-19 | 1994-11-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JPH07162242A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | バイアス回路 |
| US5808515A (en) * | 1996-01-18 | 1998-09-15 | Fujitsu Limited | Semiconductor amplifying circuit having improved bias circuit for supplying a bias voltage to an amplifying FET |
-
1988
- 1988-12-01 JP JP63305276A patent/JPH02151109A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0625822A2 (en) * | 1993-05-19 | 1994-11-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| EP0625822A3 (en) * | 1993-05-19 | 1995-04-05 | Mitsubishi Electric Corp | Semiconductor integrated circuit. |
| JPH07162242A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | バイアス回路 |
| US5808515A (en) * | 1996-01-18 | 1998-09-15 | Fujitsu Limited | Semiconductor amplifying circuit having improved bias circuit for supplying a bias voltage to an amplifying FET |
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