JP2982256B2 - 波形補正回路 - Google Patents
波形補正回路Info
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- JP2982256B2 JP2982256B2 JP2225237A JP22523790A JP2982256B2 JP 2982256 B2 JP2982256 B2 JP 2982256B2 JP 2225237 A JP2225237 A JP 2225237A JP 22523790 A JP22523790 A JP 22523790A JP 2982256 B2 JP2982256 B2 JP 2982256B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高周波パルス信号を使用するレーダ装置及
び航法装置等のICを使用した電力増幅器に関し、特に、
高周波パルス出力信号の頂上部を平坦化する波形補正回
路に関する。
び航法装置等のICを使用した電力増幅器に関し、特に、
高周波パルス出力信号の頂上部を平坦化する波形補正回
路に関する。
従来の技術 従来、この種の高周波パルス増幅器は、電界効果トラ
ンジスタをＡ級動作させ、ゲートバイアス及びドレイン
バイアスに所定の直流電圧を加える方法、ゲートバイア
スまたはドレインバイアスをスイッチングする方法が採
られていた。
ンジスタをＡ級動作させ、ゲートバイアス及びドレイン
バイアスに所定の直流電圧を加える方法、ゲートバイア
スまたはドレインバイアスをスイッチングする方法が採
られていた。
発明が解決しようとする課題 上述した従来の電界効果トランジスタを使用した高周
波増幅器は、ゲートバイアス及びドレインバイアスに直
流電圧を加えた場合、高周波パルス入力信号が無い時間
にもドレイン電流が流れる為に、消費電力が多いという
欠点がある。
波増幅器は、ゲートバイアス及びドレインバイアスに直
流電圧を加えた場合、高周波パルス入力信号が無い時間
にもドレイン電流が流れる為に、消費電力が多いという
欠点がある。
ゲートバイアス又はドレインバイアスをスイッチング
する方法では、一般にドレイン電流一定の状態では電界
効果トランジスタの利得は第３図に示す様に電界効果ト
ランジスタの内部温度が上昇すると減少する為に、高周
波入力信号を電界効果トランジスタに入力する以前から
バイアスを加え、あらかじめ内部温度を上昇させてから
高周波パルス入力信号を加えている。しかしながら、高
周波パルス信号を増幅するのに最適なバイアス電圧では
ドレイン電流が少ない為に、温度上昇はゆるやかであ
り、利得の変動は避けられない。
する方法では、一般にドレイン電流一定の状態では電界
効果トランジスタの利得は第３図に示す様に電界効果ト
ランジスタの内部温度が上昇すると減少する為に、高周
波入力信号を電界効果トランジスタに入力する以前から
バイアスを加え、あらかじめ内部温度を上昇させてから
高周波パルス入力信号を加えている。しかしながら、高
周波パルス信号を増幅するのに最適なバイアス電圧では
ドレイン電流が少ない為に、温度上昇はゆるやかであ
り、利得の変動は避けられない。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
諸課題を解決することを可能とした新規な波形補正回路
を提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
諸課題を解決することを可能とした新規な波形補正回路
を提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係る波形補正回路
は、少なくとも１つの第１の電界効果トランジスタと一
端をこの第１の電界効果トランジスタのゲートに接続さ
れたバイアス供給用の抵抗と高周波パルス信号を入力す
る入力端子と前記高周波パルス信号を電力増幅した信号
を出力する出力端子とを備えた高周波入力信号を電力増
幅する電力増幅部の出力波形を補正する波形補正回路に
おいて、第２の電界効果トランジスタとこの第２の電界
効果トランジスタのドレインと電源との間に接続された
負荷抵抗とで構成されたバイアス回路と、前記第２の電
界効果トランジスタのドレイン電圧と前記高周波パルス
信号の信号変化時期に応答して生成されるパルス信号電
圧とをそれぞれ最適レベルで加算しこの加算出力を前記
第１の電界効果トランジスタのゲートに接続されたバイ
アス供給用の抵抗の他端に加える加算器とを備えてい
る。
は、少なくとも１つの第１の電界効果トランジスタと一
端をこの第１の電界効果トランジスタのゲートに接続さ
れたバイアス供給用の抵抗と高周波パルス信号を入力す
る入力端子と前記高周波パルス信号を電力増幅した信号
を出力する出力端子とを備えた高周波入力信号を電力増
幅する電力増幅部の出力波形を補正する波形補正回路に
おいて、第２の電界効果トランジスタとこの第２の電界
効果トランジスタのドレインと電源との間に接続された
負荷抵抗とで構成されたバイアス回路と、前記第２の電
界効果トランジスタのドレイン電圧と前記高周波パルス
信号の信号変化時期に応答して生成されるパルス信号電
圧とをそれぞれ最適レベルで加算しこの加算出力を前記
第１の電界効果トランジスタのゲートに接続されたバイ
アス供給用の抵抗の他端に加える加算器とを備えてい
る。
実施例 次に本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明の一実施例を示す回路構成図である。
第１図を参照するに、電力増幅部１は電界効果トラン
ジスタQ1〜Q3の３段構成となっておりこれらの電界効果
トランジスタQ1〜Q3のゲートには高抵抗値の抵抗R1〜R3
の一端がそれぞれ接続されている。
ジスタQ1〜Q3の３段構成となっておりこれらの電界効果
トランジスタQ1〜Q3のゲートには高抵抗値の抵抗R1〜R3
の一端がそれぞれ接続されている。
バイアス回路２は電界効果トランジスタQ1〜Q3と同一
条件で形成された電界効果トランジスタQ4とこの電界効
果トランジスタQ4のドレイン及び電源端子間に接続され
た負荷抵抗R4とで構成されている。
条件で形成された電界効果トランジスタQ4とこの電界効
果トランジスタQ4のドレイン及び電源端子間に接続され
た負荷抵抗R4とで構成されている。
加算器３は、前記電界効果トランジスタQ4のドレイン
端子の信号とパルス入力端子４の信号とをそれぞれ最適
レベルに設定して加算し、出力端子は前記電界効果トラ
ンジスタQ1〜Q3のゲートに接続している抵抗R1〜R3の他
端に接続されている。
端子の信号とパルス入力端子４の信号とをそれぞれ最適
レベルに設定して加算し、出力端子は前記電界効果トラ
ンジスタQ1〜Q3のゲートに接続している抵抗R1〜R3の他
端に接続されている。
いま、パルス入力端子４にパルス信号が入力される
と、電界効果トランジスタQ4のドレイン電流は、内部温
度が低い状態にあるので急激に電流が流れ、時間と共に
温度上昇の為にドレイン電流が減少する。この電界効果
トランジスタQ4のドレイン電圧と入力パルス信号とを加
算器３により加算し、この電圧を電界効果トランジスタ
Q1〜Q3のゲート電圧とすることにより、電界効果トラン
ジスタQ1〜Q3のドレイン電流はパルス信号入力直後は少
なく、時間と共に増加し、定常状態となる。
と、電界効果トランジスタQ4のドレイン電流は、内部温
度が低い状態にあるので急激に電流が流れ、時間と共に
温度上昇の為にドレイン電流が減少する。この電界効果
トランジスタQ4のドレイン電圧と入力パルス信号とを加
算器３により加算し、この電圧を電界効果トランジスタ
Q1〜Q3のゲート電圧とすることにより、電界効果トラン
ジスタQ1〜Q3のドレイン電流はパルス信号入力直後は少
なく、時間と共に増加し、定常状態となる。
一般に電界効果トランジスタはドレイン電流が少ない
程利得は少なく、ドレイン電流が多い程利得も増加する
為に、電界効果トランジスタQ1〜Q3はパルス入力直後は
利得が減少し、時間と共に利得は定常状態に近づく。こ
の為、温度上昇による利得低下とドレイン電流増加によ
る利得増加が相殺され、一定の利得となる。
程利得は少なく、ドレイン電流が多い程利得も増加する
為に、電界効果トランジスタQ1〜Q3はパルス入力直後は
利得が減少し、時間と共に利得は定常状態に近づく。こ
の為、温度上昇による利得低下とドレイン電流増加によ
る利得増加が相殺され、一定の利得となる。
第２図にパルス入力端子４、電界効果トランジスタQ4
のドレイン電圧及び加算器３の動作状態を示す。
のドレイン電圧及び加算器３の動作状態を示す。
発明の効果 以上説明したように、本発明によれば、電界効果トラ
ンジスタの温度上昇による利得の減少とドレイン電流の
増加による利得の増加を同一の割合にすることにより、
高周波パルス信号の頂上部を平坦化させる効果が得られ
る。
ンジスタの温度上昇による利得の減少とドレイン電流の
増加による利得の増加を同一の割合にすることにより、
高周波パルス信号の頂上部を平坦化させる効果が得られ
る。
第１図は本発明の一実施例を示す回路構成図、第２図は
前記実施例における各部のパルス波形図、第３図は前記
実施例における電界効果トランジスタの時間に対する内
部上昇温度特性及び利得変動特性図である。 １……電力増幅部、２……バイアス回路、３……加算
器、４……パルス入力端子
前記実施例における各部のパルス波形図、第３図は前記
実施例における電界効果トランジスタの時間に対する内
部上昇温度特性及び利得変動特性図である。 １……電力増幅部、２……バイアス回路、３……加算
器、４……パルス入力端子
Claims (2)
- 【請求項１】少なくとも１つの第１の電界効果トランジ
スタと、 一端をこの第１の電界効果トランジスタのゲートに接続
されたバイアス供給用の抵抗と、 最前段の第１の電界効果トランジスタのゲートに接続さ
れた、入力信号である高周波パルス信号を入力する入力
端子と、 前記高周波パルス信号を電力増幅した信号を出力する出
力端子と、 を備えた高周波入力信号を電力増幅する電力増幅部の出
力波形を補正する波形補正回路において、 ソースを接地された第２の電界効果トランジスタと、 この第２の電界効果トランジスタのドレインと電源との
間に接続された負荷抵抗とで構成されたバイアス回路
と、 前記第２の電界効果トランジスタのドレイン電圧と、前
記高周波パルス信号の信号変化時期に応答して生成され
るパルス信号電圧とそれぞれ最適レベルで加算し、この
加算出力を前記第１の電界効果トランジスタのゲートに
接続されたバイアス供給用の抵抗の他端に加える加算器
と、 を備え、前記第１の電界効果トランジスタの温度上昇に
伴う利得低下を、前記加算器の出力が決めるゲートバイ
アス値を変えることによって相殺することを特徴とする
波形補正回路。 - 【請求項２】前記電力増幅部と、前記バイアス回路と、
前記加算器とを同一半導体チップ内に設けたことを更に
特徴とする請求項（１）に記載の波形補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225237A JP2982256B2 (ja) | 1990-08-29 | 1990-08-29 | 波形補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225237A JP2982256B2 (ja) | 1990-08-29 | 1990-08-29 | 波形補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04108214A JPH04108214A (ja) | 1992-04-09 |
| JP2982256B2 true JP2982256B2 (ja) | 1999-11-22 |
Family
ID=16826146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225237A Expired - Fee Related JP2982256B2 (ja) | 1990-08-29 | 1990-08-29 | 波形補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982256B2 (ja) |
-
1990
- 1990-08-29 JP JP2225237A patent/JP2982256B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04108214A (ja) | 1992-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
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