JPH05175754A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPH05175754A JPH05175754A JP3341232A JP34123291A JPH05175754A JP H05175754 A JPH05175754 A JP H05175754A JP 3341232 A JP3341232 A JP 3341232A JP 34123291 A JP34123291 A JP 34123291A JP H05175754 A JPH05175754 A JP H05175754A
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- JP
- Japan
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- differential
- differential amplifier
- input stage
- section
- transistor
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Abstract
(57)【要約】
【目的】 この発明は中間周波数の入力信号に対して、
小型な構成かつ低消費電力で安定した高い電圧利得を達
成し得る差動増幅器を提供することを目的とする。 【構成】 この発明は、第１の差動対ＮＰＮトランジス
タの両ベース端子間に入力が与えられ、両エミッタ端子
が相互接続されて定電流バイアスされ、負荷抵抗がそれ
ぞれ接続されたコレクタ端子間に出力を得る入力段差動
増幅回路と、第２の差動対ＮＰＮトランジスタの両エミ
ッタ端子が相互接続されて定電流バイアスされ、一方の
ベース端子が他方のコレクタ端子及び前記第１の差動対
ＮＰＮトランジスタの一方のコレクタ端子に接続され、
他方のベース端子が一方のコレクタ端子及び前記第１の
差動対ＮＰＮトランジスタの他方のコレクタ端子に接続
されて前記入力段差動増幅部に正帰還をかける差動帰還
回路とから構成される。
小型な構成かつ低消費電力で安定した高い電圧利得を達
成し得る差動増幅器を提供することを目的とする。 【構成】 この発明は、第１の差動対ＮＰＮトランジス
タの両ベース端子間に入力が与えられ、両エミッタ端子
が相互接続されて定電流バイアスされ、負荷抵抗がそれ
ぞれ接続されたコレクタ端子間に出力を得る入力段差動
増幅回路と、第２の差動対ＮＰＮトランジスタの両エミ
ッタ端子が相互接続されて定電流バイアスされ、一方の
ベース端子が他方のコレクタ端子及び前記第１の差動対
ＮＰＮトランジスタの一方のコレクタ端子に接続され、
他方のベース端子が一方のコレクタ端子及び前記第１の
差動対ＮＰＮトランジスタの他方のコレクタ端子に接続
されて前記入力段差動増幅部に正帰還をかける差動帰還
回路とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、比較的高い周波数の
入力信号を増幅する差動増幅器に関し、特にＦＭ受信装
置の中間周波増幅回路に利用される差動増幅器に関す
る。
入力信号を増幅する差動増幅器に関し、特にＦＭ受信装
置の中間周波増幅回路に利用される差動増幅器に関す
る。
【０００２】
【従来の技術】比較的高い周波数の信号を増幅する増幅
回路、例えばＦＭ受信機に使用される中間周波増幅回路
を集積化して構成した回路としては、例えば図３に示す
ようなものがある。
回路、例えばＦＭ受信機に使用される中間周波増幅回路
を集積化して構成した回路としては、例えば図３に示す
ようなものがある。
【０００３】図３に示す増幅回路は、エミッタ端子が共
通接続されて定電流源でバイアスされ、コレクタ端子に
負荷抵抗Ｒが接続された１対のＮＰＮ型トランジスタか
らなる差動増幅器が、複数段縦続接続されて構成されて
いる。
通接続されて定電流源でバイアスされ、コレクタ端子に
負荷抵抗Ｒが接続された１対のＮＰＮ型トランジスタか
らなる差動増幅器が、複数段縦続接続されて構成されて
いる。
【０００４】このような構成にあって、増幅しようとす
る信号の中間周波数ｆは、ｆ＝１０．７ＭＨz という比
較的高い周波数であるため、従来の中間周波増幅回路で
は高域での利得の減衰を抑えるため、それぞれの差動増
幅器の負荷抵抗を比較的小さくすることにより１段当り
の利得を低く設定し、多段に縦続接続して所望の利得を
確保するようにしている。
る信号の中間周波数ｆは、ｆ＝１０．７ＭＨz という比
較的高い周波数であるため、従来の中間周波増幅回路で
は高域での利得の減衰を抑えるため、それぞれの差動増
幅器の負荷抵抗を比較的小さくすることにより１段当り
の利得を低く設定し、多段に縦続接続して所望の利得を
確保するようにしている。
【０００５】このような増幅回路において、集積化の際
の占有面積を縮小しようとすると、接続段数を削減する
必要がある。しかしながら、段数を減らすと高利得が得
られなくなる。したがって、段数を減らしても高利得を
確保しようとすると、１段当りの電圧利得を大きく設定
しなければならなくなる。
の占有面積を縮小しようとすると、接続段数を削減する
必要がある。しかしながら、段数を減らすと高利得が得
られなくなる。したがって、段数を減らしても高利得を
確保しようとすると、１段当りの電圧利得を大きく設定
しなければならなくなる。
【０００６】そこで、１段当りの電圧利得を大きくとる
ためには、負荷抵抗Ｒを大きく設定することが考えられ
る。しかしながら、このような方法にあっては、それぞ
れの差動対トランジスタにおいて、コレクタ側からベー
ス側へ流れる電流が高域で多くなってしまう。このた
め、増幅しようとする周波数に対する電圧利得が減衰し
て、所望の電圧利得が得られなくなる。
ためには、負荷抵抗Ｒを大きく設定することが考えられ
る。しかしながら、このような方法にあっては、それぞ
れの差動対トランジスタにおいて、コレクタ側からベー
ス側へ流れる電流が高域で多くなってしまう。このた
め、増幅しようとする周波数に対する電圧利得が減衰し
て、所望の電圧利得が得られなくなる。
【０００７】一方、負荷抵抗Ｒを小さく設定した状態で
１段当りの電圧利得を大きくとろうとすると、それぞれ
の差動増幅器におけるバイアス電流を増加させて、入力
信号に対する変換利得を高めなければならない。しかし
ながら、このような方法にあっては、バイアス電流が増
加するため、消費電力が増大することになる。
１段当りの電圧利得を大きくとろうとすると、それぞれ
の差動増幅器におけるバイアス電流を増加させて、入力
信号に対する変換利得を高めなければならない。しかし
ながら、このような方法にあっては、バイアス電流が増
加するため、消費電力が増大することになる。
【０００８】
【発明が解決しようとする課題】以上説明したように、
縦続接続された差動増幅器により比較的周波数の高い信
号を高利得で増幅する従来の増幅回路にあっては、集積
時の占有面積の縮小化を図るために接続段数を削減しよ
うとすると、高域での利得の低下や消費電力の増大とい
った不具合を招いていた。
縦続接続された差動増幅器により比較的周波数の高い信
号を高利得で増幅する従来の増幅回路にあっては、集積
時の占有面積の縮小化を図るために接続段数を削減しよ
うとすると、高域での利得の低下や消費電力の増大とい
った不具合を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、比較的周波数
の高い入力信号に対して、小型な構成かつ低消費電力で
安定した高い電圧利得を達成し得る差動増幅器を提供す
ることにある。
たものであり、その目的とするところは、比較的周波数
の高い入力信号に対して、小型な構成かつ低消費電力で
安定した高い電圧利得を達成し得る差動増幅器を提供す
ることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、第１の差動対トランジスタの両ベース
端子間に入力が与えられ、両エミッタ端子が相互接続さ
れてバイアスされ、負荷がそれぞれ接続されたコレクタ
端子間に出力を得る入力段差動増幅部と、第２の差動対
トランジスタの両エミッタ端子が相互接続されてバイア
スされ、一方のベース端子が他方のコレクタ端子及び前
記第１の差動対トランジスタの一方のコレクタ端子に接
続され、他方のベース端子が一方のコレクタ端子及び前
記第１の差動対トランジスタの他方のコレクタ端子に接
続されて前記入力段差動増幅部に正帰還をかける差動帰
還部とから構成される。
に、この発明は、第１の差動対トランジスタの両ベース
端子間に入力が与えられ、両エミッタ端子が相互接続さ
れてバイアスされ、負荷がそれぞれ接続されたコレクタ
端子間に出力を得る入力段差動増幅部と、第２の差動対
トランジスタの両エミッタ端子が相互接続されてバイア
スされ、一方のベース端子が他方のコレクタ端子及び前
記第１の差動対トランジスタの一方のコレクタ端子に接
続され、他方のベース端子が一方のコレクタ端子及び前
記第１の差動対トランジスタの他方のコレクタ端子に接
続されて前記入力段差動増幅部に正帰還をかける差動帰
還部とから構成される。
【００１１】
【作用】上記構成において、この発明は、差動帰還部が
入力段差動増幅部に正帰還をかけることによって、入力
段差動増幅部における低い負荷インピーダンスに対して
少ないバイアス電流で利得を確保するようにしている。
入力段差動増幅部に正帰還をかけることによって、入力
段差動増幅部における低い負荷インピーダンスに対して
少ないバイアス電流で利得を確保するようにしている。
【００１２】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１３】図１はこの発明の一実施例に係る差動増幅
器の回路構成を示す図である。
器の回路構成を示す図である。
【００１４】図１において、差動増幅器は入力信号を受
けて増幅し出力信号を得る入力段差動増幅部１と、この
入力段差動増幅部１に正帰還をかける差動帰還部２とを
備えて構成されている。
けて増幅し出力信号を得る入力段差動増幅部１と、この
入力段差動増幅部１に正帰還をかける差動帰還部２とを
備えて構成されている。
【００１５】入力段差動増幅部１は、１対のＮＰＮ型の
トランジスタＱ１，Ｑ２を備え、それぞれのトランジス
タＱ１，Ｑ２のエミッタ端子が相互接続されて定電流源
Ｉ１によりバイアスされ、それぞれのコレクタ端子が負
荷抵抗Ｒ１，Ｒ２を介して直流バイアス電源Ｖccに接続
され、この直流バイアス電源Ｖccにバイアスされたトラ
ンジスタＱ２のベース端子とトランジスタＱ１のベース
端子間に入力信号ｖi が与えられ、両トランジスタＱ
１，Ｑ２のコレクタ端子間に出力信号ｖo を得るように
構成されている。
トランジスタＱ１，Ｑ２を備え、それぞれのトランジス
タＱ１，Ｑ２のエミッタ端子が相互接続されて定電流源
Ｉ１によりバイアスされ、それぞれのコレクタ端子が負
荷抵抗Ｒ１，Ｒ２を介して直流バイアス電源Ｖccに接続
され、この直流バイアス電源Ｖccにバイアスされたトラ
ンジスタＱ２のベース端子とトランジスタＱ１のベース
端子間に入力信号ｖi が与えられ、両トランジスタＱ
１，Ｑ２のコレクタ端子間に出力信号ｖo を得るように
構成されている。
【００１６】差動帰還部２は、１対のＮＰＮ型のトラン
ジスタＱ３，Ｑ４を備え、それぞれのトランジスタＱ
３，Ｑ４のエミッタ端子が相互接続されて定電流源Ｉ２
によりバイアスされ、トランジスタＱ３のベース端子及
びトランジスタＱ４のコレクタ端子がトランジスタＱ２
のコレクタ端子に接続され、トランジスタＱ４のベース
端子及びトランジスタＱ３のコレクタ端子がトランジス
タＱ１のコレクタ端子に接続されて構成されている。
ジスタＱ３，Ｑ４を備え、それぞれのトランジスタＱ
３，Ｑ４のエミッタ端子が相互接続されて定電流源Ｉ２
によりバイアスされ、トランジスタＱ３のベース端子及
びトランジスタＱ４のコレクタ端子がトランジスタＱ２
のコレクタ端子に接続され、トランジスタＱ４のベース
端子及びトランジスタＱ３のコレクタ端子がトランジス
タＱ１のコレクタ端子に接続されて構成されている。
【００１７】このような回路構成では、そのＡＣ（交
流）等価回路が図２に示すように表わされる。
流）等価回路が図２に示すように表わされる。
【００１８】図２に示す等価回路にあっては、トランジ
スＱ１のベース端子に入力信号ｖi が与えられるのに対
して、トランジスタＱ２のベース端子には入力信号と逆
位相の信号ｖi が与えられ、それぞれのトランジスタＱ
１，Ｑ２のエミッタ端子に等価エミッタ抵抗ｒe1が挿入
される。また、差動帰還部２のそれぞれのトランジスタ
Ｑ３，Ｑ４のエミッタ端子に等価エミッタ抵抗ｒe1が挿
入される。
スＱ１のベース端子に入力信号ｖi が与えられるのに対
して、トランジスタＱ２のベース端子には入力信号と逆
位相の信号ｖi が与えられ、それぞれのトランジスタＱ
１，Ｑ２のエミッタ端子に等価エミッタ抵抗ｒe1が挿入
される。また、差動帰還部２のそれぞれのトランジスタ
Ｑ３，Ｑ４のエミッタ端子に等価エミッタ抵抗ｒe1が挿
入される。
【００１９】なお、上述した等価エミッタ抵抗ｒe1，ｒ
e2は、それぞれの差動対トランジスタＱ１，Ｑ２及びＱ
３，Ｑ４のコレクタ電流をＩc とすると、 ｒe ＝ＶT ／Ｉc で表わされる。
e2は、それぞれの差動対トランジスタＱ１，Ｑ２及びＱ
３，Ｑ４のコレクタ電流をＩc とすると、 ｒe ＝ＶT ／Ｉc で表わされる。
【００２０】ここで、ＶT はボルツマン定数をＫ、電子
の電荷をｑ、絶対温度をＴとすると、 ＶT ＝ＫＴ／ｑ＝２６（ｍＶ） として決定される定数となる。
の電荷をｑ、絶対温度をＴとすると、 ＶT ＝ＫＴ／ｑ＝２６（ｍＶ） として決定される定数となる。
【００２１】図２に示すような等価回路において、トラ
ンジスタＱ１の負荷抵抗Ｒ１に流れる電流（ｉ＋ｉf ）
のうち、その一部の電流ｉf がトランジスタＱ３の差動
帰還部２に流れ込み、流れ込んだ電流ｉf がトランジス
タＱ４のコレクタ端子から入力差動増幅部１に正帰還さ
れて、トランジスタＱ２の負荷抵抗Ｒ２には負荷抵抗Ｒ
１に流れたと同じ電流（ｉ＋ｉf ）が流れることにな
る。
ンジスタＱ１の負荷抵抗Ｒ１に流れる電流（ｉ＋ｉf ）
のうち、その一部の電流ｉf がトランジスタＱ３の差動
帰還部２に流れ込み、流れ込んだ電流ｉf がトランジス
タＱ４のコレクタ端子から入力差動増幅部１に正帰還さ
れて、トランジスタＱ２の負荷抵抗Ｒ２には負荷抵抗Ｒ
１に流れたと同じ電流（ｉ＋ｉf ）が流れることにな
る。
【００２２】このような動作にあって、差動入力による
ＡＣ電圧利得は、負荷抵抗Ｒ１，Ｒ２の抵抗値をＲc と
すると、次式によって表わされる。
ＡＣ電圧利得は、負荷抵抗Ｒ１，Ｒ２の抵抗値をＲc と
すると、次式によって表わされる。
【００２３】 ｖo ／ｖi ＝［１＋｛Ｒc ／（ｒe2−Ｒc ）｝］×（２Ｒc ／ｒe1） 上式により、差動帰還部２から入力段差動増幅部１へか
けられる正帰還の帰還量は、（ｒe2−Ｒc ）の項で決定
される。したがって、（ｒe2−Ｒc ）の値が小さくなる
ほど高い電圧利得が得られることになる。
けられる正帰還の帰還量は、（ｒe2−Ｒc ）の項で決定
される。したがって、（ｒe2−Ｒc ）の値が小さくなる
ほど高い電圧利得が得られることになる。
【００２４】しかしながら、差動帰還部２におけるトラ
ンジスタの等価エミッタ抵抗ｒe2が負荷抵抗値Ｒc より
も小さく設定されていると、図１に示す回路の増幅動作
にあっては正帰還が支配的となるため、回路がラッチ状
態となり、増幅動作を行なうことができなくなる。
ンジスタの等価エミッタ抵抗ｒe2が負荷抵抗値Ｒc より
も小さく設定されていると、図１に示す回路の増幅動作
にあっては正帰還が支配的となるため、回路がラッチ状
態となり、増幅動作を行なうことができなくなる。
【００２５】したがって、負荷抵抗値Ｒc と差動帰還部
２における差動対トランジスタの等価エミッタ抵抗ｒe2
の値を設定する場合には、それらの製造バラツキ及び温
度特性を考慮に入れて、必ずｒe2＞Ｒc となるように設
定する必要がある。
２における差動対トランジスタの等価エミッタ抵抗ｒe2
の値を設定する場合には、それらの製造バラツキ及び温
度特性を考慮に入れて、必ずｒe2＞Ｒc となるように設
定する必要がある。
【００２６】例えば、実用的な範囲としては、上記抵抗
を１．５Ｒc ＝ｒe2として、電圧利得ｖo ／ｖi ＝６Ｒ
c ／ｒe1程度に設定するのが最適である。
を１．５Ｒc ＝ｒe2として、電圧利得ｖo ／ｖi ＝６Ｒ
c ／ｒe1程度に設定するのが最適である。
【００２７】このように、上記実施例にあっては、簡単
な構成の差動帰還部２から入力段差動増幅部１に正帰還
をかけるようにしているので、入力段差動増幅部１にお
ける負荷抵抗Ｒ１，Ｒ２の抵抗値を小さく設定しても、
バイアス電流を増やすことなく高い電圧利得を得ること
が可能となる。これにより、この発明を例えばＦＭ受信
機の中間周波増幅回路に適用すると、従来に比して大幅
に少ない段数により低消費電流で電圧利得の大きな中間
周波増幅回路を実現することができる。
な構成の差動帰還部２から入力段差動増幅部１に正帰還
をかけるようにしているので、入力段差動増幅部１にお
ける負荷抵抗Ｒ１，Ｒ２の抵抗値を小さく設定しても、
バイアス電流を増やすことなく高い電圧利得を得ること
が可能となる。これにより、この発明を例えばＦＭ受信
機の中間周波増幅回路に適用すると、従来に比して大幅
に少ない段数により低消費電流で電圧利得の大きな中間
周波増幅回路を実現することができる。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、差動対トランジスタにより入力段差動増幅部に正帰
還をかけ、低い負荷インピーダンスに対してバイアス電
流を増やすことなく利得を確保するようにしたので、小
型な構成ならびに低消費電力でもって、中間周波数の入
力信号を安定した高い利得で増幅することが可能とな
る。
ば、差動対トランジスタにより入力段差動増幅部に正帰
還をかけ、低い負荷インピーダンスに対してバイアス電
流を増やすことなく利得を確保するようにしたので、小
型な構成ならびに低消費電力でもって、中間周波数の入
力信号を安定した高い利得で増幅することが可能とな
る。
【図１】この発明の一実施例に係る差動増幅器の回路構
成を示す図である。
成を示す図である。
【図２】図１に示す増幅器のＡＣ等価回路を示す図であ
る。
る。
【図３】従来の中間周波増幅回路の構成を示す図であ
る。
る。
１ 入力段差動増幅部 ２ 差動帰還部 Ｒ，Ｒ１，Ｒ２ 負荷抵抗 ｒe1，ｒe2 等価エミッタ抵抗 Ｑ１，Ｑ２，Ｑ３，Ｑ４ トランジスタ Ｉ１，Ｉ２ 定電流源
Claims (1)
- 【請求項１】 第１の差動対トランジスタの両ベース端
子間に入力が与えられ、両エミッタ端子が相互接続され
てバイアスされ、負荷がそれぞれ接続されたコレクタ端
子間に出力を得る入力段差動増幅部と、 第２の差動対トランジスタの両エミッタ端子が相互接続
されてバイアスされ、一方のベース端子が他方のコレク
タ端子及び前記第１の差動対トランジスタの一方のコレ
クタ端子に接続され、他方のベース端子が一方のコレク
タ端子及び前記第１の差動対トランジスタの他方のコレ
クタ端子に接続されて前記入力段差動増幅部に正帰還を
かける差動帰還部とを有することを特徴とする差動増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341232A JPH05175754A (ja) | 1991-12-24 | 1991-12-24 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341232A JPH05175754A (ja) | 1991-12-24 | 1991-12-24 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175754A true JPH05175754A (ja) | 1993-07-13 |
Family
ID=18344408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341232A Withdrawn JPH05175754A (ja) | 1991-12-24 | 1991-12-24 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033200A (ja) * | 2004-07-13 | 2006-02-02 | Sony Corp | 増幅回路及びこの増幅回路を有する半導体装置 |
| KR100956000B1 (ko) * | 2008-02-29 | 2010-05-04 | 성균관대학교산학협력단 | 선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기 |
-
1991
- 1991-12-24 JP JP3341232A patent/JPH05175754A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033200A (ja) * | 2004-07-13 | 2006-02-02 | Sony Corp | 増幅回路及びこの増幅回路を有する半導体装置 |
| US7459971B2 (en) | 2004-07-13 | 2008-12-02 | Sony Corporation | Amplifier circuit |
| KR100956000B1 (ko) * | 2008-02-29 | 2010-05-04 | 성균관대학교산학협력단 | 선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |