JPH07162242A - バイアス回路 - Google Patents
バイアス回路Info
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- JPH07162242A JPH07162242A JP5340403A JP34040393A JPH07162242A JP H07162242 A JPH07162242 A JP H07162242A JP 5340403 A JP5340403 A JP 5340403A JP 34040393 A JP34040393 A JP 34040393A JP H07162242 A JPH07162242 A JP H07162242A
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- resistor
- drain current
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Abstract
(57)【要約】
【目的】しきい値電圧Vthのばらつきによるドレイン電
流IDSの変動量を抑制する電界効果トランジスタのバイ
アス回路の提供。 【構成】電界効果トランジスタのしきい値電圧Vthが低
い場合には出力電圧が低くなり、しきい値電圧Vthが高
い場合には出力電圧が高くなる第2の電界効果トランジ
スタを用いた電圧制御回路を、自己バイアスされた増幅
用の電界効果トランジスタのゲートに接続する。
流IDSの変動量を抑制する電界効果トランジスタのバイ
アス回路の提供。 【構成】電界効果トランジスタのしきい値電圧Vthが低
い場合には出力電圧が低くなり、しきい値電圧Vthが高
い場合には出力電圧が高くなる第2の電界効果トランジ
スタを用いた電圧制御回路を、自己バイアスされた増幅
用の電界効果トランジスタのゲートに接続する。
Description
【0001】
【産業上の利用分野】本発明はバイアス回路に関し、特
にしきい値電圧の変動に伴う出力電流の変動を低減抑止
するバイアス回路に関する。
にしきい値電圧の変動に伴う出力電流の変動を低減抑止
するバイアス回路に関する。
【0002】
【従来の技術】従来の自己バイアス回路の典型的な回路
構成を図5(A)に示す。同図に示すように、FET
(電界効果トランジスタ)Q1のドレインは抵抗RDを
介して電源VDDに接続され、ソースは互いに並列接続さ
れた抵抗RS及び容量CSを介して接地側に接続され、ゲ
ートは抵抗RGを介して抵抗R3とR4の接続点に接続さ
れている。抵抗R3の他端は電源VDDに接続され、抵抗
R4の他端は接地側に接続されている。
構成を図5(A)に示す。同図に示すように、FET
(電界効果トランジスタ)Q1のドレインは抵抗RDを
介して電源VDDに接続され、ソースは互いに並列接続さ
れた抵抗RS及び容量CSを介して接地側に接続され、ゲ
ートは抵抗RGを介して抵抗R3とR4の接続点に接続さ
れている。抵抗R3の他端は電源VDDに接続され、抵抗
R4の他端は接地側に接続されている。
【0003】この増幅回路に対する入力信号は、直流成
分除去用の容量CINを介してFETQ1のゲートに接続
されており、また出力は直流成分除去用の容量COUTを
介してFETQ1のドレインに接続されている。
分除去用の容量CINを介してFETQ1のゲートに接続
されており、また出力は直流成分除去用の容量COUTを
介してFETQ1のドレインに接続されている。
【0004】図5(A)において、各抵抗RD,RS,R
3およびR4の値に応じてFETQ1のゲート−ソース間
に所定のバイアス電圧が生じている。
3およびR4の値に応じてFETQ1のゲート−ソース間
に所定のバイアス電圧が生じている。
【0005】図5(A)の自己バイアス回路は、図5
(B)の回路と比較して、FETQ1のゲートに抵抗R
3とR4で分圧された電圧を印加している点が相違し、設
計の自由度を増している。すなわち、図5(B)に示す
固定バイアス回路ではドレイン電流IDSにより、ソース
抵抗Rsの値が決まってしまうのに対し、図5(A)の
自己バイアス回路では、ソース抵抗Rsの値をドレイン
電流IDSに無関係に選択できるため設計の自由度が大き
い。
(B)の回路と比較して、FETQ1のゲートに抵抗R
3とR4で分圧された電圧を印加している点が相違し、設
計の自由度を増している。すなわち、図5(B)に示す
固定バイアス回路ではドレイン電流IDSにより、ソース
抵抗Rsの値が決まってしまうのに対し、図5(A)の
自己バイアス回路では、ソース抵抗Rsの値をドレイン
電流IDSに無関係に選択できるため設計の自由度が大き
い。
【0006】
【発明が解決しようとする課題】図6(A)に、図5
(A)に示した従来の自己バイアスされたFET(接合
型FET)Q1のゲート−ソース間電圧VGSとドレイン
電流IDSの直流特性を示す。FETのドレイン電流IDS
は、 IDS=IDSS[1−(VGS/VP)]2 …(1) で与えられる。ここにIDSSは、ゲート−ソース間電圧
VGS=0におけるドレイン電流、VPはピンチオフ電圧
(ドレイン電流IDS=0となるときのゲート−ソース間
電圧)をそれぞれ表わしている。
(A)に示した従来の自己バイアスされたFET(接合
型FET)Q1のゲート−ソース間電圧VGSとドレイン
電流IDSの直流特性を示す。FETのドレイン電流IDS
は、 IDS=IDSS[1−(VGS/VP)]2 …(1) で与えられる。ここにIDSSは、ゲート−ソース間電圧
VGS=0におけるドレイン電流、VPはピンチオフ電圧
(ドレイン電流IDS=0となるときのゲート−ソース間
電圧)をそれぞれ表わしている。
【0007】図6(A)の直線Lは負荷線を表わし、 VGS=R4・VDD/(R3+R4)−IDS・Rs …(2) で与えられる。
【0008】図6(A)に示すようにFETQ1のしき
い値電圧Vthが中程度(例えば−1.0V)の場合には
FETQ1の動作点はB点となり、その時のドレイン電
流はIB(=30mA)となる。
い値電圧Vthが中程度(例えば−1.0V)の場合には
FETQ1の動作点はB点となり、その時のドレイン電
流はIB(=30mA)となる。
【0009】次にFETQ1のしきい値電圧Vthが高い
(例えば−0.8V)場合にはFETQ1の動作点はC
点となり、ドレイン電流はIC(=25mA)となる。
そしてFETQ1のしきい値電圧Vthが低い(例えば−
1.2V)場合には動作点はA点となりドレイン電流は
IA(=35mA)となる。
(例えば−0.8V)場合にはFETQ1の動作点はC
点となり、ドレイン電流はIC(=25mA)となる。
そしてFETQ1のしきい値電圧Vthが低い(例えば−
1.2V)場合には動作点はA点となりドレイン電流は
IA(=35mA)となる。
【0010】図6(B)にFETQ1のしきい値電圧V
thとドレイン電流の関係を示す。図6中に示した数値
は、FETQ1のIDSS=60mA,抵抗RS=28Ω,
R3=9.2kΩ,R4=800Ω,電源電圧VDD=5V
とした場合の値である。IDSSは前述の通り、FETQ
1のゲート−ソース間電圧VGS=0のときに流れるドレ
イン電流である。なお、図6(A)に示すように、ドレ
イン電流=0の切片VGSは、上式(2)より800Ω/
(9.2kΩ+800Ω)×5V=0.4Vとなる。
thとドレイン電流の関係を示す。図6中に示した数値
は、FETQ1のIDSS=60mA,抵抗RS=28Ω,
R3=9.2kΩ,R4=800Ω,電源電圧VDD=5V
とした場合の値である。IDSSは前述の通り、FETQ
1のゲート−ソース間電圧VGS=0のときに流れるドレ
イン電流である。なお、図6(A)に示すように、ドレ
イン電流=0の切片VGSは、上式(2)より800Ω/
(9.2kΩ+800Ω)×5V=0.4Vとなる。
【0011】図6(B)に示すように、FETQ1のし
きい値電圧Vthが±20%変動した場合、ドレイン電流
は±15%程度変動することがわかる。
きい値電圧Vthが±20%変動した場合、ドレイン電流
は±15%程度変動することがわかる。
【0012】FETのドレイン電流が変動すると、消費
電力が変動してしまうことは勿論のことであるが、更に
増幅回路等アナログ回路においては、利得の変動や出力
電力の変動といった高周波特性にまで悪影響を与えてし
まう。上記のような変動は、集積回路を量産化するに当
たり、歩留りの低下の原因にもなっていた。
電力が変動してしまうことは勿論のことであるが、更に
増幅回路等アナログ回路においては、利得の変動や出力
電力の変動といった高周波特性にまで悪影響を与えてし
まう。上記のような変動は、集積回路を量産化するに当
たり、歩留りの低下の原因にもなっていた。
【0013】したがって、本発明の目的は、前記問題を
解消し、FETの自己バイアス回路において、FETの
しきい値電圧Vthのばらつきによるドレイン電流IDSの
変動量を抑制するバイアス回路を提供することにある。
解消し、FETの自己バイアス回路において、FETの
しきい値電圧Vthのばらつきによるドレイン電流IDSの
変動量を抑制するバイアス回路を提供することにある。
【0014】
【課題を解決するための手段】前記目的を解消するた
め、本発明は、ドレインが第1の抵抗を介して電源に接
続され、ソースが互いに並列形態に接続された第2の抵
抗と第1の容量を介して接地側に接続され、ゲートが第
3の抵抗を介して第4の抵抗と他端が接地された第5の
抵抗との接続点に接続された第1のFET(電界効果ト
ランジスタ)と、ドレインが前記第4の抵抗の他端と他
端が電源に接続された第6の抵抗との接続点に接続さ
れ、ソースが第7の抵抗を介して接地側に接続され、ゲ
ートが第8の抵抗を介して接地された第2のFETと、
を備えて成り、入力信号が前記第1のFETのゲートに
入力され、出力が前記第1のFETのドレインから取り
出されることを特徴とするバイアス回路を提供する。
め、本発明は、ドレインが第1の抵抗を介して電源に接
続され、ソースが互いに並列形態に接続された第2の抵
抗と第1の容量を介して接地側に接続され、ゲートが第
3の抵抗を介して第4の抵抗と他端が接地された第5の
抵抗との接続点に接続された第1のFET(電界効果ト
ランジスタ)と、ドレインが前記第4の抵抗の他端と他
端が電源に接続された第6の抵抗との接続点に接続さ
れ、ソースが第7の抵抗を介して接地側に接続され、ゲ
ートが第8の抵抗を介して接地された第2のFETと、
を備えて成り、入力信号が前記第1のFETのゲートに
入力され、出力が前記第1のFETのドレインから取り
出されることを特徴とするバイアス回路を提供する。
【0015】本発明においては、入力信号は第2の容量
を介して前記第1のFETのゲートに入力され、出力は
前記第1のFETのドレインから第3の容量を介して取
り出される。
を介して前記第1のFETのゲートに入力され、出力は
前記第1のFETのドレインから第3の容量を介して取
り出される。
【0016】
【発明の概要】本発明は、抵抗手段を介してソース接地
された第1のFETを含み、前記FETのゲートとソー
スとの間に所定のバイアス電圧が発生するように構成さ
れた自己バイアス回路において、しきい値電圧Vthが低
い場合には出力電圧が低くなり、しきい値電圧Vthが高
い場合には出力電圧が高くなる第2のFETを用いた電
圧制御回路を第1のFETのゲートに接続し、しきい値
電圧Vthの変動に伴う出力電流の変動を抑止低減するも
のである。また、本発明は、温度変動に伴う第1のFE
Tのドレイン電流を特段に低減するものである。
された第1のFETを含み、前記FETのゲートとソー
スとの間に所定のバイアス電圧が発生するように構成さ
れた自己バイアス回路において、しきい値電圧Vthが低
い場合には出力電圧が低くなり、しきい値電圧Vthが高
い場合には出力電圧が高くなる第2のFETを用いた電
圧制御回路を第1のFETのゲートに接続し、しきい値
電圧Vthの変動に伴う出力電流の変動を抑止低減するも
のである。また、本発明は、温度変動に伴う第1のFE
Tのドレイン電流を特段に低減するものである。
【0017】
【実施例】図面を参照して本発明の実施例を説明する。
【0018】
【実施例1】図1は、本発明の第1の実施例の構成を示
す回路図である。
す回路図である。
【0019】同図に示すように、FETQ1のドレイン
には抵抗RDを介して電源VDDに接続され、ソースは互
いに並列に接続された抵抗RS及び容量CSを介して接地
側に接続され、ゲートは抵抗RGを介して抵抗R1と抵抗
R2の接続部に接続されている。抵抗R2の他端は接地さ
れ、抵抗R1の他端はFETQ2のドレインと抵抗RD2
の接続部に接続され、抵抗RD2の他端は電源VDDに接続
され、FETQ2のソースは抵抗RS2を介して接地され
ており、ゲートは抵抗RG2を介して接地されている。
には抵抗RDを介して電源VDDに接続され、ソースは互
いに並列に接続された抵抗RS及び容量CSを介して接地
側に接続され、ゲートは抵抗RGを介して抵抗R1と抵抗
R2の接続部に接続されている。抵抗R2の他端は接地さ
れ、抵抗R1の他端はFETQ2のドレインと抵抗RD2
の接続部に接続され、抵抗RD2の他端は電源VDDに接続
され、FETQ2のソースは抵抗RS2を介して接地され
ており、ゲートは抵抗RG2を介して接地されている。
【0020】また、この回路に対する入力信号は直流成
分除去用の容量CINを介してFETQ1のゲートに接続
されており、また出力は直流成分除去用の容量COUTを
介してFETQ1のドレインに接続されている。ここ
で、抵抗R1とR2は、抵抗R1とR2を流れる電流がFE
TQ2を流れる電流に比べて十分に小さくなるように大
きな抵抗値が選択されている。
分除去用の容量CINを介してFETQ1のゲートに接続
されており、また出力は直流成分除去用の容量COUTを
介してFETQ1のドレインに接続されている。ここ
で、抵抗R1とR2は、抵抗R1とR2を流れる電流がFE
TQ2を流れる電流に比べて十分に小さくなるように大
きな抵抗値が選択されている。
【0021】図3(C)にFETQ2のゲート−ソース
間電圧VGS2とFETQ2を流れるドレイン電流I2の関
係を示す。ここで直線L′は負荷線を表わしている。
間電圧VGS2とFETQ2を流れるドレイン電流I2の関
係を示す。ここで直線L′は負荷線を表わしている。
【0022】FETQ2は、しきい値電圧Vthが中程度
の場合にはB′点で動作し、ドレイン電流IB′(=3
mA)が流れる。次にしきい値電圧Vthが高い場合には
動作点はC′点となり、ドレイン電流IC′(=2.3
5mA)が流れ、しきい値電圧Vthが低い場合には動作
点はA′点となり、ドレイン電流IA′(=3.6m
A)が流れる。
の場合にはB′点で動作し、ドレイン電流IB′(=3
mA)が流れる。次にしきい値電圧Vthが高い場合には
動作点はC′点となり、ドレイン電流IC′(=2.3
5mA)が流れ、しきい値電圧Vthが低い場合には動作
点はA′点となり、ドレイン電流IA′(=3.6m
A)が流れる。
【0023】FETQ2のしきい値電圧Vthが中程度の
場合には上記のようにドレイン電流IB′が抵抗RD2を
流れるので、図1の節点Dの電位VDBはVDB=VDD−R
D2×IB′となり、節点Gの電位VGBは抵抗R1とR2で
分圧され、VGB=(VDB×R1)/(R1+R2)とな
り、FETQ1のゲートに印加される。
場合には上記のようにドレイン電流IB′が抵抗RD2を
流れるので、図1の節点Dの電位VDBはVDB=VDD−R
D2×IB′となり、節点Gの電位VGBは抵抗R1とR2で
分圧され、VGB=(VDB×R1)/(R1+R2)とな
り、FETQ1のゲートに印加される。
【0024】同様にしきい値電圧Vthが高い場合には、
節点Dの電位VDCはVDC=VDD−RD2×IC′となり、
節点Gの電位VGCは、VGC=(VDC×R1)/(R1+R
2)となり、また、しきい値電圧Vthが低い場合には節
点Dの電位VDAは、VDA=VDD−RD2×IA′、節点G
の電位VGAは、VGA=(VDA×R1)/(R1+R2)と
なり、FETQ1のゲートに印加される。なお、抵抗R
1とR2を流れる電流はFETQ2の流れる電流に比べて
十分小さいとして無視している。
節点Dの電位VDCはVDC=VDD−RD2×IC′となり、
節点Gの電位VGCは、VGC=(VDC×R1)/(R1+R
2)となり、また、しきい値電圧Vthが低い場合には節
点Dの電位VDAは、VDA=VDD−RD2×IA′、節点G
の電位VGAは、VGA=(VDA×R1)/(R1+R2)と
なり、FETQ1のゲートに印加される。なお、抵抗R
1とR2を流れる電流はFETQ2の流れる電流に比べて
十分小さいとして無視している。
【0025】図3(D)に、FETQ2のしきい値電圧
Vthの変動と、FETQ2のドレイン電流I2、節点D
の電位VD、節点Gの電位VGの関係を示す。FETQ2
のしきい値電圧Vthが−1.2V,−1.0V,−0.
8Vと高くなるに従い、ドレイン電流は3.6mA,3
mA,2.35mAとなり、抵抗RD2の電位降下はこの
順に減少し、従って節点Dの電位VDがこの順に上昇
し、節点Gの電位VGもこの順に上昇する(VGA<VGB
<VGC)。
Vthの変動と、FETQ2のドレイン電流I2、節点D
の電位VD、節点Gの電位VGの関係を示す。FETQ2
のしきい値電圧Vthが−1.2V,−1.0V,−0.
8Vと高くなるに従い、ドレイン電流は3.6mA,3
mA,2.35mAとなり、抵抗RD2の電位降下はこの
順に減少し、従って節点Dの電位VDがこの順に上昇
し、節点Gの電位VGもこの順に上昇する(VGA<VGB
<VGC)。
【0026】図2(A)にFETQ1のゲート−ソース
間電圧VGSとドレイン電流I1との関係(直流特性)を
示す。FETQ1は、しきい値電圧Vthが中程度の場
合、ドレイン電流I1=0のときゲートにはVGBが印加
されるため、その負荷線はLBとなりB″点で動作し、
ドレイン電流IB″(=30mA)が流れる。しきい値
電圧Vthが高い場合には負荷線はLCとなり、動作点は
C″点となってドレイン電流はIC″(=28.5m
A)となる。同様にしきい値電圧Vthが低い場合には負
荷線はLAとなりA″点で動作し、ドレイン電流はIA″
(=31.5mA)となる。図2(B)にFETQ1の
しきい値電圧Vthとドレイン電流I1の関係を示す。
間電圧VGSとドレイン電流I1との関係(直流特性)を
示す。FETQ1は、しきい値電圧Vthが中程度の場
合、ドレイン電流I1=0のときゲートにはVGBが印加
されるため、その負荷線はLBとなりB″点で動作し、
ドレイン電流IB″(=30mA)が流れる。しきい値
電圧Vthが高い場合には負荷線はLCとなり、動作点は
C″点となってドレイン電流はIC″(=28.5m
A)となる。同様にしきい値電圧Vthが低い場合には負
荷線はLAとなりA″点で動作し、ドレイン電流はIA″
(=31.5mA)となる。図2(B)にFETQ1の
しきい値電圧Vthとドレイン電流I1の関係を示す。
【0027】ここで図2中の数値は、FETQ1のI
DSS=60mA、FETQ2のIDSS=6mA、抵抗RS
=28Ω,R1=8kΩ,R2=2kΩ,RD2=1kΩ,
RS2=140Ω、電源電圧VDD=5Vとした場合の値で
ある。図2(B)に示すように、本実施例においては、
FETQ1のしきい値電圧Vthが±20%変動した時、
FETQ1のドレイン電流の変動は±5%程度に抑えら
れていることがわかる。
DSS=60mA、FETQ2のIDSS=6mA、抵抗RS
=28Ω,R1=8kΩ,R2=2kΩ,RD2=1kΩ,
RS2=140Ω、電源電圧VDD=5Vとした場合の値で
ある。図2(B)に示すように、本実施例においては、
FETQ1のしきい値電圧Vthが±20%変動した時、
FETQ1のドレイン電流の変動は±5%程度に抑えら
れていることがわかる。
【0028】
【実施例2】次に図1を参照して、本発明の第2の実施
例を説明する。本実施例は、図1の破線で示した抵抗R
G3を、FETQ2のゲートと抵抗RG2との接続部と、電
源VDDの間に接続したものである。
例を説明する。本実施例は、図1の破線で示した抵抗R
G3を、FETQ2のゲートと抵抗RG2との接続部と、電
源VDDの間に接続したものである。
【0029】本実施例では、FETQ2のゲートには抵
抗RG2とRG3で分圧された電圧が印加されるため、FE
TQ2の動作点の設定に自由度が増し、最適な値を選ぶ
と、FETQ1のしきい値電圧Vthが±20%変動した
場合でも、FETQ1のドレイン電流の変動を、例えば
±3%以内に抑えることが可能である。
抗RG2とRG3で分圧された電圧が印加されるため、FE
TQ2の動作点の設定に自由度が増し、最適な値を選ぶ
と、FETQ1のしきい値電圧Vthが±20%変動した
場合でも、FETQ1のドレイン電流の変動を、例えば
±3%以内に抑えることが可能である。
【0030】
【実施例3】本発明の第3の実施例は、図4に示すよう
に図1の抵抗R1の代わりにレベルシフト用のダイオー
ドをn個直列に接続したものである。このようにダイオ
ードを複数段直列に接続した構成によっても同様の効果
が得られる。
に図1の抵抗R1の代わりにレベルシフト用のダイオー
ドをn個直列に接続したものである。このようにダイオ
ードを複数段直列に接続した構成によっても同様の効果
が得られる。
【0031】
【実施例4】次に、本発明における出力電流の温度変動
の低減効果について前記第1の実施例のバイアス回路を
参照して説明する。図8(C)に、図1のFETQ2の
ゲート−ソース間電圧VGS2とドレイン電流I2´の直流
特性について温度をパラメータとして変化させた場合を
示す。直線L´は負荷線を表わしている。
の低減効果について前記第1の実施例のバイアス回路を
参照して説明する。図8(C)に、図1のFETQ2の
ゲート−ソース間電圧VGS2とドレイン電流I2´の直流
特性について温度をパラメータとして変化させた場合を
示す。直線L´は負荷線を表わしている。
【0032】図8(C)に示すように、温度Tが−25
℃,25℃,75℃の順に、FETQ2の動作点はそれ
ぞれA″点、B″点、C″点で与えられ、ドレイン電流
はそれぞれIA″(=3.3mA)>IB″(=3.0m
A)>IC″(=2.75mA)となり、抵抗RD2の電
位降下はこの順に減少し、従って図8(D)に示すよう
に、節点Dの電位VDはこの順に上昇し(VDA′<
VDB′<VDC′)、節点Gの電位VGもこの順に上昇す
る(VGA′<VGB′<VGC′)。
℃,25℃,75℃の順に、FETQ2の動作点はそれ
ぞれA″点、B″点、C″点で与えられ、ドレイン電流
はそれぞれIA″(=3.3mA)>IB″(=3.0m
A)>IC″(=2.75mA)となり、抵抗RD2の電
位降下はこの順に減少し、従って図8(D)に示すよう
に、節点Dの電位VDはこの順に上昇し(VDA′<
VDB′<VDC′)、節点Gの電位VGもこの順に上昇す
る(VGA′<VGB′<VGC′)。
【0033】図7(A)に、図1のFETQ1のゲート
−ソース間電圧VGS1とドレイン電I1´の直流特性につ
いて温度をパラメータとして変化させた場合を示す。直
線LA´〜LC´は、FETQ1のドレイン電流I1′=
0のときのゲート−ソース間電圧VGSがそれぞれ
VGA′,VGB′,VGC′(すなわち温度T=−25℃,
25℃,75℃のとき)の負荷線を表わしている。
−ソース間電圧VGS1とドレイン電I1´の直流特性につ
いて温度をパラメータとして変化させた場合を示す。直
線LA´〜LC´は、FETQ1のドレイン電流I1′=
0のときのゲート−ソース間電圧VGSがそれぞれ
VGA′,VGB′,VGC′(すなわち温度T=−25℃,
25℃,75℃のとき)の負荷線を表わしている。
【0034】同図に示すように、温度T=−25℃,2
5℃,75℃のときのFETQ1の動作点はそれぞれ
A'''点、B'''点、C'''点となり、ドレイン電流はそ
れぞれIA'''=30.5mA,IB'''=30mA,
IC'''=29.5mAとなる。
5℃,75℃のときのFETQ1の動作点はそれぞれ
A'''点、B'''点、C'''点となり、ドレイン電流はそ
れぞれIA'''=30.5mA,IB'''=30mA,
IC'''=29.5mAとなる。
【0035】図7(B)にFETQ1のドレイン電流I
1´の温度変化を示す。すなわち、本実施例において
は、±50℃の温度変動に対して、FETQ1のドレイ
ン電流の変動は、約±1.7%に抑えられている。
1´の温度変化を示す。すなわち、本実施例において
は、±50℃の温度変動に対して、FETQ1のドレイ
ン電流の変動は、約±1.7%に抑えられている。
【0036】図9には、従来例のドレイン電流の温度特
性を示している。図9(A)には、図5(A)のFET
Q1のゲート−ソース電圧とドレイン電流の温度特性が
示され、図9(B)には、ドレイン電流の温度変化が示
されている。
性を示している。図9(A)には、図5(A)のFET
Q1のゲート−ソース電圧とドレイン電流の温度特性が
示され、図9(B)には、ドレイン電流の温度変化が示
されている。
【0037】図9(A)に示すように、温度T=−25
℃,25℃,75℃のときのFETQ1の動作点はそれ
ぞれA点、B点、C点となり、ドレイン電流はそれぞれ
32mA,30mA,28mAとなる。すなわち、従来
例の自己バイアス回路では、±50℃の温度変動に対し
て、FETQ1のドレイン電流の変動は約±6.7%に
もなることがわかる。従って、本発明は、しきい値Vth
電圧の変動のみならず、温度変動に対しても、ドレイン
電流の変動を従来例と比べ大幅に低減している。
℃,25℃,75℃のときのFETQ1の動作点はそれ
ぞれA点、B点、C点となり、ドレイン電流はそれぞれ
32mA,30mA,28mAとなる。すなわち、従来
例の自己バイアス回路では、±50℃の温度変動に対し
て、FETQ1のドレイン電流の変動は約±6.7%に
もなることがわかる。従って、本発明は、しきい値Vth
電圧の変動のみならず、温度変動に対しても、ドレイン
電流の変動を従来例と比べ大幅に低減している。
【0038】以上本発明を上記各種実施例について説明
したが、本発明は、上記実施態様にのみ限定されるもの
でなく、本発明の原理に準ずる各種実施態様を含むこと
は勿論である。
したが、本発明は、上記実施態様にのみ限定されるもの
でなく、本発明の原理に準ずる各種実施態様を含むこと
は勿論である。
【0039】
【発明の効果】以上説明したように、本発明は、FET
Q1のゲートに、しきい値電圧Vthが高い場合には出力
電圧が高くなり、しきい値電圧Vthが低い場合には出力
電圧が低くなる電圧制御回路を接続したので、しきい値
電圧Vthの変動に対応してFETQ1の負荷線が移動
し、ドレイン電流の変動量を抑制することができる。
Q1のゲートに、しきい値電圧Vthが高い場合には出力
電圧が高くなり、しきい値電圧Vthが低い場合には出力
電圧が低くなる電圧制御回路を接続したので、しきい値
電圧Vthの変動に対応してFETQ1の負荷線が移動
し、ドレイン電流の変動量を抑制することができる。
【0040】本発明の効果を定量的に説明すると、図5
(A)に示した自己バイアス回路の従来例ではしきい値
電圧Vthが±20%変動した場合にはドレイン電流が±
15%程度変動したのに対し、本発明によれば、しきい
値電圧Vth±20%の変動に対してドレイン電流の変動
は僅か±5%程度にまで抑えることができる。
(A)に示した自己バイアス回路の従来例ではしきい値
電圧Vthが±20%変動した場合にはドレイン電流が±
15%程度変動したのに対し、本発明によれば、しきい
値電圧Vth±20%の変動に対してドレイン電流の変動
は僅か±5%程度にまで抑えることができる。
【0041】また、本発明によれば、電圧制御回路のF
ETQ2を自己バイアスする構成により、動作点の設定
に自由度を増し最適な値を選ぶことにより、FETQ1
のしきい値電圧Vthが±20%変動した場合でも、FE
TQ1のドレイン電流の変動を±3%以内に抑えること
ができる。
ETQ2を自己バイアスする構成により、動作点の設定
に自由度を増し最適な値を選ぶことにより、FETQ1
のしきい値電圧Vthが±20%変動した場合でも、FE
TQ1のドレイン電流の変動を±3%以内に抑えること
ができる。
【0042】また、本発明は、しきい値電圧Vthの変動
によるドレイン電流の変動を抑制することができると共
に、温度変化によるドレイン電流の変動も抑制できるこ
とがわかる。本発明の効果を定量的に説明すると、従来
の自己バイアス回路では、±50℃の温度変動に対して
ドレイン電流の変動は約±6.7%であるのに対して、
本発明は、±50℃の温度変動に対してドレイン電流の
変動を±1.7%にまでも低減している。
によるドレイン電流の変動を抑制することができると共
に、温度変化によるドレイン電流の変動も抑制できるこ
とがわかる。本発明の効果を定量的に説明すると、従来
の自己バイアス回路では、±50℃の温度変動に対して
ドレイン電流の変動は約±6.7%であるのに対して、
本発明は、±50℃の温度変動に対してドレイン電流の
変動を±1.7%にまでも低減している。
【図1】本発明の第1、第2の実施例を示す回路図であ
る(破線部は第2の実施例)。
る(破線部は第2の実施例)。
【図2】本発明の第1の実施例の直流特性グラフであ
る。 (A) FETQ1の直流特性。 (B) FETQ1のドレイン電流のしきい値電圧変動
特性。
る。 (A) FETQ1の直流特性。 (B) FETQ1のドレイン電流のしきい値電圧変動
特性。
【図3】本発明の第1の実施例の直流特性グラフであ
る。 (C) FETQ2の直流特性。 (D) FETQ2のドレイン電流のしきい値電圧変動
特性。
る。 (C) FETQ2の直流特性。 (D) FETQ2のドレイン電流のしきい値電圧変動
特性。
【図4】本発明の第3の実施例を示す回路図である。
【図5】従来例を示す回路図である。 (A) 自己バイアス回路。 (B) 固定バイアス回路。
【図6】従来例の直流特性グラフである。 (A) 図5(A)のFETQ1の直流特性。 (B) 図5(A)のFETQ1のドレイン電流のしき
い値電圧変動特性。
い値電圧変動特性。
【図7】本発明の温度特性の一例を示すグラフである。 (A) 図1のFETQ1の直流特性の温度変化。 (B) 図1のFETQ1のドレイン電流の温度変動変
動特性。
動特性。
【図8】本発明の温度特性の一例を示すグラフである。 (C) 図1のFETQ2の直流特性の温度変化。 (D) 図1のFETQ2のドレイン電流の温度変動特
性。
性。
【図9】従来例の温度特性の一例を示すグラフである。 (A) 図5(A)のFETQ1の直流特性の温度変
化。 (B) 図5(A)のFETQ1のドレイン電流の温度
変動変動特性。
化。 (B) 図5(A)のFETQ1のドレイン電流の温度
変動変動特性。
Q1 FET(増幅用) Q2 電圧回路用FET(電圧回路用) RD,RS,RG,R1〜R4,RD2,RS2,RG2,RG3
抵抗 CIN,COUT,CS コンデンサ A,B,C,A′,B′,C′,A″,B″,C″ F
ETの動作点 IA,IB,IC,IA′,IB′IC′,IA″,IB″,I
C″ FETのドレイン電流 VDA,VDB,VDC 図1の節点D点の電位 VGA,VGB,VGC 図1の節点G点の電位
抵抗 CIN,COUT,CS コンデンサ A,B,C,A′,B′,C′,A″,B″,C″ F
ETの動作点 IA,IB,IC,IA′,IB′IC′,IA″,IB″,I
C″ FETのドレイン電流 VDA,VDB,VDC 図1の節点D点の電位 VGA,VGB,VGC 図1の節点G点の電位
Claims (4)
- 【請求項1】ドレインが第1の抵抗を介して電源に接続
され、ソースが互いに並列形態に接続された第2の抵抗
と第1の容量を介して接地側に接続され、ゲートが第3
の抵抗を介して第4の抵抗と他端が接地された第5の抵
抗との接続点に接続された第1のFET(電界効果トラ
ンジスタ)と、ドレインが前記第4の抵抗の他端と他端
が電源に接続された第6の抵抗との接続点に接続され、
ソースが第7の抵抗を介して接地側に接続され、ゲート
が第8の抵抗を介して接地された第2のFETと、を備
えて成り、入力信号が前記第1のFETのゲートに入力
され、出力が前記第1のFETのドレインから取り出さ
れることを特徴とするバイアス回路。 - 【請求項2】入力信号を第2の容量を介して前記第1の
FETのゲートに入力し、出力を前記第1のFETのド
レインから第3の容量を介して取り出すことを特徴とす
るバイアス回路。 - 【請求項3】前記第2のFETのゲートと前記電源との
間に第9の抵抗を接続したことを特徴とする請求項1又
は2記載のバイアス回路。 - 【請求項4】前記第4の抵抗の代わりにダイオードを所
定個数直列に接続したことを特徴とする請求項1〜3の
いずれか一に記載のバイアス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5340403A JPH07162242A (ja) | 1993-12-09 | 1993-12-09 | バイアス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5340403A JPH07162242A (ja) | 1993-12-09 | 1993-12-09 | バイアス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07162242A true JPH07162242A (ja) | 1995-06-23 |
Family
ID=18336621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5340403A Pending JPH07162242A (ja) | 1993-12-09 | 1993-12-09 | バイアス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07162242A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010161595A (ja) * | 2009-01-07 | 2010-07-22 | Denso Corp | 入力バイアス電圧供給回路 |
JP2012095041A (ja) * | 2010-10-26 | 2012-05-17 | Fujitsu Ltd | バイアス回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02151109A (ja) * | 1988-12-01 | 1990-06-11 | Mitsubishi Electric Corp | 半導体増幅回路 |
-
1993
- 1993-12-09 JP JP5340403A patent/JPH07162242A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02151109A (ja) * | 1988-12-01 | 1990-06-11 | Mitsubishi Electric Corp | 半導体増幅回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010161595A (ja) * | 2009-01-07 | 2010-07-22 | Denso Corp | 入力バイアス電圧供給回路 |
JP2012095041A (ja) * | 2010-10-26 | 2012-05-17 | Fujitsu Ltd | バイアス回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960604 |