JPH07162242A - バイアス回路 - Google Patents
バイアス回路Info
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- JPH07162242A JPH07162242A JP5340403A JP34040393A JPH07162242A JP H07162242 A JPH07162242 A JP H07162242A JP 5340403 A JP5340403 A JP 5340403A JP 34040393 A JP34040393 A JP 34040393A JP H07162242 A JPH07162242 A JP H07162242A
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- drain current
- gate
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Abstract
(57)【要約】
【目的】しきい値電圧Ｖthのばらつきによるドレイン電
流ＩDSの変動量を抑制する電界効果トランジスタのバイ
アス回路の提供。 【構成】電界効果トランジスタのしきい値電圧Ｖthが低
い場合には出力電圧が低くなり、しきい値電圧Ｖthが高
い場合には出力電圧が高くなる第２の電界効果トランジ
スタを用いた電圧制御回路を、自己バイアスされた増幅
用の電界効果トランジスタのゲートに接続する。
流ＩDSの変動量を抑制する電界効果トランジスタのバイ
アス回路の提供。 【構成】電界効果トランジスタのしきい値電圧Ｖthが低
い場合には出力電圧が低くなり、しきい値電圧Ｖthが高
い場合には出力電圧が高くなる第２の電界効果トランジ
スタを用いた電圧制御回路を、自己バイアスされた増幅
用の電界効果トランジスタのゲートに接続する。
Description
【０００１】
【産業上の利用分野】本発明はバイアス回路に関し、特
にしきい値電圧の変動に伴う出力電流の変動を低減抑止
するバイアス回路に関する。
にしきい値電圧の変動に伴う出力電流の変動を低減抑止
するバイアス回路に関する。
【０００２】
【従来の技術】従来の自己バイアス回路の典型的な回路
構成を図５（Ａ）に示す。同図に示すように、ＦＥＴ
（電界効果トランジスタ）Ｑ１のドレインは抵抗ＲDを
介して電源ＶDDに接続され、ソースは互いに並列接続さ
れた抵抗ＲS及び容量ＣSを介して接地側に接続され、ゲ
ートは抵抗ＲGを介して抵抗Ｒ3とＲ4の接続点に接続さ
れている。抵抗Ｒ3の他端は電源ＶDDに接続され、抵抗
Ｒ4の他端は接地側に接続されている。
構成を図５（Ａ）に示す。同図に示すように、ＦＥＴ
（電界効果トランジスタ）Ｑ１のドレインは抵抗ＲDを
介して電源ＶDDに接続され、ソースは互いに並列接続さ
れた抵抗ＲS及び容量ＣSを介して接地側に接続され、ゲ
ートは抵抗ＲGを介して抵抗Ｒ3とＲ4の接続点に接続さ
れている。抵抗Ｒ3の他端は電源ＶDDに接続され、抵抗
Ｒ4の他端は接地側に接続されている。
【０００３】この増幅回路に対する入力信号は、直流成
分除去用の容量ＣINを介してＦＥＴＱ１のゲートに接続
されており、また出力は直流成分除去用の容量ＣOUTを
介してＦＥＴＱ１のドレインに接続されている。
分除去用の容量ＣINを介してＦＥＴＱ１のゲートに接続
されており、また出力は直流成分除去用の容量ＣOUTを
介してＦＥＴＱ１のドレインに接続されている。
【０００４】図５（Ａ）において、各抵抗ＲD，ＲS，Ｒ
3およびＲ4の値に応じてＦＥＴＱ１のゲート−ソース間
に所定のバイアス電圧が生じている。
3およびＲ4の値に応じてＦＥＴＱ１のゲート−ソース間
に所定のバイアス電圧が生じている。
【０００５】図５（Ａ）の自己バイアス回路は、図５
（Ｂ）の回路と比較して、ＦＥＴＱ１のゲートに抵抗Ｒ
3とＲ4で分圧された電圧を印加している点が相違し、設
計の自由度を増している。すなわち、図５（Ｂ）に示す
固定バイアス回路ではドレイン電流ＩDSにより、ソース
抵抗Ｒsの値が決まってしまうのに対し、図５（Ａ）の
自己バイアス回路では、ソース抵抗Ｒsの値をドレイン
電流ＩDSに無関係に選択できるため設計の自由度が大き
い。
（Ｂ）の回路と比較して、ＦＥＴＱ１のゲートに抵抗Ｒ
3とＲ4で分圧された電圧を印加している点が相違し、設
計の自由度を増している。すなわち、図５（Ｂ）に示す
固定バイアス回路ではドレイン電流ＩDSにより、ソース
抵抗Ｒsの値が決まってしまうのに対し、図５（Ａ）の
自己バイアス回路では、ソース抵抗Ｒsの値をドレイン
電流ＩDSに無関係に選択できるため設計の自由度が大き
い。
【０００６】
【発明が解決しようとする課題】図６（Ａ）に、図５
（Ａ）に示した従来の自己バイアスされたＦＥＴ（接合
型ＦＥＴ）Ｑ１のゲート−ソース間電圧ＶGSとドレイン
電流ＩDSの直流特性を示す。ＦＥＴのドレイン電流ＩDS
は、 ＩDS＝ＩDSS［１−（ＶGS／ＶP）］2 …(1) で与えられる。ここにＩDSSは、ゲート−ソース間電圧
ＶGS＝０におけるドレイン電流、ＶPはピンチオフ電圧
（ドレイン電流ＩDS＝０となるときのゲート−ソース間
電圧）をそれぞれ表わしている。
（Ａ）に示した従来の自己バイアスされたＦＥＴ（接合
型ＦＥＴ）Ｑ１のゲート−ソース間電圧ＶGSとドレイン
電流ＩDSの直流特性を示す。ＦＥＴのドレイン電流ＩDS
は、 ＩDS＝ＩDSS［１−（ＶGS／ＶP）］2 …(1) で与えられる。ここにＩDSSは、ゲート−ソース間電圧
ＶGS＝０におけるドレイン電流、ＶPはピンチオフ電圧
（ドレイン電流ＩDS＝０となるときのゲート−ソース間
電圧）をそれぞれ表わしている。
【０００７】図６（Ａ）の直線Ｌは負荷線を表わし、 ＶGS＝Ｒ4・ＶDD／（Ｒ3＋Ｒ4)−ＩDS・Ｒs …(2) で与えられる。
【０００８】図６（Ａ）に示すようにＦＥＴＱ１のしき
い値電圧Ｖthが中程度（例えば−１．０Ｖ）の場合には
ＦＥＴＱ１の動作点はＢ点となり、その時のドレイン電
流はＩB（＝３０ｍＡ）となる。
い値電圧Ｖthが中程度（例えば−１．０Ｖ）の場合には
ＦＥＴＱ１の動作点はＢ点となり、その時のドレイン電
流はＩB（＝３０ｍＡ）となる。
【０００９】次にＦＥＴＱ１のしきい値電圧Ｖthが高い
（例えば−０．８Ｖ）場合にはＦＥＴＱ１の動作点はＣ
点となり、ドレイン電流はＩC（＝２５ｍＡ）となる。
そしてＦＥＴＱ１のしきい値電圧Ｖthが低い（例えば−
１．２Ｖ）場合には動作点はＡ点となりドレイン電流は
ＩA（＝３５ｍＡ）となる。
（例えば−０．８Ｖ）場合にはＦＥＴＱ１の動作点はＣ
点となり、ドレイン電流はＩC（＝２５ｍＡ）となる。
そしてＦＥＴＱ１のしきい値電圧Ｖthが低い（例えば−
１．２Ｖ）場合には動作点はＡ点となりドレイン電流は
ＩA（＝３５ｍＡ）となる。
【００１０】図６（Ｂ）にＦＥＴＱ１のしきい値電圧Ｖ
thとドレイン電流の関係を示す。図６中に示した数値
は、ＦＥＴＱ１のＩDSS＝６０ｍＡ，抵抗ＲS＝２８Ω，
Ｒ3＝９．２ｋΩ，Ｒ4＝８００Ω，電源電圧ＶDD＝５Ｖ
とした場合の値である。ＩDSSは前述の通り、ＦＥＴＱ
１のゲート−ソース間電圧ＶGS＝０のときに流れるドレ
イン電流である。なお、図６（Ａ）に示すように、ドレ
イン電流＝０の切片ＶGSは、上式（２）より８００Ω／
（９．２ｋΩ＋８００Ω）×５Ｖ＝０．４Ｖとなる。
thとドレイン電流の関係を示す。図６中に示した数値
は、ＦＥＴＱ１のＩDSS＝６０ｍＡ，抵抗ＲS＝２８Ω，
Ｒ3＝９．２ｋΩ，Ｒ4＝８００Ω，電源電圧ＶDD＝５Ｖ
とした場合の値である。ＩDSSは前述の通り、ＦＥＴＱ
１のゲート−ソース間電圧ＶGS＝０のときに流れるドレ
イン電流である。なお、図６（Ａ）に示すように、ドレ
イン電流＝０の切片ＶGSは、上式（２）より８００Ω／
（９．２ｋΩ＋８００Ω）×５Ｖ＝０．４Ｖとなる。
【００１１】図６（Ｂ）に示すように、ＦＥＴＱ１のし
きい値電圧Ｖthが±２０％変動した場合、ドレイン電流
は±１５％程度変動することがわかる。
きい値電圧Ｖthが±２０％変動した場合、ドレイン電流
は±１５％程度変動することがわかる。
【００１２】ＦＥＴのドレイン電流が変動すると、消費
電力が変動してしまうことは勿論のことであるが、更に
増幅回路等アナログ回路においては、利得の変動や出力
電力の変動といった高周波特性にまで悪影響を与えてし
まう。上記のような変動は、集積回路を量産化するに当
たり、歩留りの低下の原因にもなっていた。
電力が変動してしまうことは勿論のことであるが、更に
増幅回路等アナログ回路においては、利得の変動や出力
電力の変動といった高周波特性にまで悪影響を与えてし
まう。上記のような変動は、集積回路を量産化するに当
たり、歩留りの低下の原因にもなっていた。
【００１３】したがって、本発明の目的は、前記問題を
解消し、ＦＥＴの自己バイアス回路において、ＦＥＴの
しきい値電圧Ｖthのばらつきによるドレイン電流ＩDSの
変動量を抑制するバイアス回路を提供することにある。
解消し、ＦＥＴの自己バイアス回路において、ＦＥＴの
しきい値電圧Ｖthのばらつきによるドレイン電流ＩDSの
変動量を抑制するバイアス回路を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を解消するた
め、本発明は、ドレインが第１の抵抗を介して電源に接
続され、ソースが互いに並列形態に接続された第２の抵
抗と第１の容量を介して接地側に接続され、ゲートが第
３の抵抗を介して第４の抵抗と他端が接地された第５の
抵抗との接続点に接続された第１のＦＥＴ（電界効果ト
ランジスタ）と、ドレインが前記第４の抵抗の他端と他
端が電源に接続された第６の抵抗との接続点に接続さ
れ、ソースが第７の抵抗を介して接地側に接続され、ゲ
ートが第８の抵抗を介して接地された第２のＦＥＴと、
を備えて成り、入力信号が前記第１のＦＥＴのゲートに
入力され、出力が前記第１のＦＥＴのドレインから取り
出されることを特徴とするバイアス回路を提供する。
め、本発明は、ドレインが第１の抵抗を介して電源に接
続され、ソースが互いに並列形態に接続された第２の抵
抗と第１の容量を介して接地側に接続され、ゲートが第
３の抵抗を介して第４の抵抗と他端が接地された第５の
抵抗との接続点に接続された第１のＦＥＴ（電界効果ト
ランジスタ）と、ドレインが前記第４の抵抗の他端と他
端が電源に接続された第６の抵抗との接続点に接続さ
れ、ソースが第７の抵抗を介して接地側に接続され、ゲ
ートが第８の抵抗を介して接地された第２のＦＥＴと、
を備えて成り、入力信号が前記第１のＦＥＴのゲートに
入力され、出力が前記第１のＦＥＴのドレインから取り
出されることを特徴とするバイアス回路を提供する。
【００１５】本発明においては、入力信号は第２の容量
を介して前記第１のＦＥＴのゲートに入力され、出力は
前記第１のＦＥＴのドレインから第３の容量を介して取
り出される。
を介して前記第１のＦＥＴのゲートに入力され、出力は
前記第１のＦＥＴのドレインから第３の容量を介して取
り出される。
【００１６】
【発明の概要】本発明は、抵抗手段を介してソース接地
された第１のＦＥＴを含み、前記ＦＥＴのゲートとソー
スとの間に所定のバイアス電圧が発生するように構成さ
れた自己バイアス回路において、しきい値電圧Ｖthが低
い場合には出力電圧が低くなり、しきい値電圧Ｖthが高
い場合には出力電圧が高くなる第２のＦＥＴを用いた電
圧制御回路を第１のＦＥＴのゲートに接続し、しきい値
電圧Ｖthの変動に伴う出力電流の変動を抑止低減するも
のである。また、本発明は、温度変動に伴う第１のＦＥ
Ｔのドレイン電流を特段に低減するものである。
された第１のＦＥＴを含み、前記ＦＥＴのゲートとソー
スとの間に所定のバイアス電圧が発生するように構成さ
れた自己バイアス回路において、しきい値電圧Ｖthが低
い場合には出力電圧が低くなり、しきい値電圧Ｖthが高
い場合には出力電圧が高くなる第２のＦＥＴを用いた電
圧制御回路を第１のＦＥＴのゲートに接続し、しきい値
電圧Ｖthの変動に伴う出力電流の変動を抑止低減するも
のである。また、本発明は、温度変動に伴う第１のＦＥ
Ｔのドレイン電流を特段に低減するものである。
【００１７】
【実施例】図面を参照して本発明の実施例を説明する。
【００１８】
【実施例１】図１は、本発明の第１の実施例の構成を示
す回路図である。
す回路図である。
【００１９】同図に示すように、ＦＥＴＱ１のドレイン
には抵抗ＲDを介して電源ＶDDに接続され、ソースは互
いに並列に接続された抵抗ＲS及び容量ＣSを介して接地
側に接続され、ゲートは抵抗ＲGを介して抵抗Ｒ1と抵抗
Ｒ2の接続部に接続されている。抵抗Ｒ2の他端は接地さ
れ、抵抗Ｒ1の他端はＦＥＴＱ２のドレインと抵抗ＲD2
の接続部に接続され、抵抗ＲD2の他端は電源ＶDDに接続
され、ＦＥＴＱ２のソースは抵抗ＲS2を介して接地され
ており、ゲートは抵抗ＲG2を介して接地されている。
には抵抗ＲDを介して電源ＶDDに接続され、ソースは互
いに並列に接続された抵抗ＲS及び容量ＣSを介して接地
側に接続され、ゲートは抵抗ＲGを介して抵抗Ｒ1と抵抗
Ｒ2の接続部に接続されている。抵抗Ｒ2の他端は接地さ
れ、抵抗Ｒ1の他端はＦＥＴＱ２のドレインと抵抗ＲD2
の接続部に接続され、抵抗ＲD2の他端は電源ＶDDに接続
され、ＦＥＴＱ２のソースは抵抗ＲS2を介して接地され
ており、ゲートは抵抗ＲG2を介して接地されている。
【００２０】また、この回路に対する入力信号は直流成
分除去用の容量ＣINを介してＦＥＴＱ１のゲートに接続
されており、また出力は直流成分除去用の容量ＣOUTを
介してＦＥＴＱ１のドレインに接続されている。ここ
で、抵抗Ｒ1とＲ2は、抵抗Ｒ1とＲ2を流れる電流がＦＥ
ＴＱ２を流れる電流に比べて十分に小さくなるように大
きな抵抗値が選択されている。
分除去用の容量ＣINを介してＦＥＴＱ１のゲートに接続
されており、また出力は直流成分除去用の容量ＣOUTを
介してＦＥＴＱ１のドレインに接続されている。ここ
で、抵抗Ｒ1とＲ2は、抵抗Ｒ1とＲ2を流れる電流がＦＥ
ＴＱ２を流れる電流に比べて十分に小さくなるように大
きな抵抗値が選択されている。
【００２１】図３（Ｃ）にＦＥＴＱ２のゲート−ソース
間電圧ＶGS2とＦＥＴＱ２を流れるドレイン電流Ｉ2の関
係を示す。ここで直線Ｌ′は負荷線を表わしている。
間電圧ＶGS2とＦＥＴＱ２を流れるドレイン電流Ｉ2の関
係を示す。ここで直線Ｌ′は負荷線を表わしている。
【００２２】ＦＥＴＱ２は、しきい値電圧Ｖthが中程度
の場合にはＢ′点で動作し、ドレイン電流ＩB′（＝３
ｍＡ）が流れる。次にしきい値電圧Ｖthが高い場合には
動作点はＣ′点となり、ドレイン電流ＩC′（＝２．３
５ｍＡ）が流れ、しきい値電圧Ｖthが低い場合には動作
点はＡ′点となり、ドレイン電流ＩA′（＝３．６ｍ
Ａ）が流れる。
の場合にはＢ′点で動作し、ドレイン電流ＩB′（＝３
ｍＡ）が流れる。次にしきい値電圧Ｖthが高い場合には
動作点はＣ′点となり、ドレイン電流ＩC′（＝２．３
５ｍＡ）が流れ、しきい値電圧Ｖthが低い場合には動作
点はＡ′点となり、ドレイン電流ＩA′（＝３．６ｍ
Ａ）が流れる。
【００２３】ＦＥＴＱ２のしきい値電圧Ｖthが中程度の
場合には上記のようにドレイン電流ＩB′が抵抗ＲD2を
流れるので、図１の節点Ｄの電位ＶDBはＶDB＝ＶDD−Ｒ
D2×ＩB′となり、節点Ｇの電位ＶGBは抵抗Ｒ1とＲ2で
分圧され、ＶGB＝（ＶDB×Ｒ1）／（Ｒ1＋Ｒ2）とな
り、ＦＥＴＱ１のゲートに印加される。
場合には上記のようにドレイン電流ＩB′が抵抗ＲD2を
流れるので、図１の節点Ｄの電位ＶDBはＶDB＝ＶDD−Ｒ
D2×ＩB′となり、節点Ｇの電位ＶGBは抵抗Ｒ1とＲ2で
分圧され、ＶGB＝（ＶDB×Ｒ1）／（Ｒ1＋Ｒ2）とな
り、ＦＥＴＱ１のゲートに印加される。
【００２４】同様にしきい値電圧Ｖthが高い場合には、
節点Ｄの電位ＶDCはＶDC＝ＶDD−ＲD2×ＩC′となり、
節点Ｇの電位ＶGCは、ＶGC＝（ＶDC×Ｒ1）／（Ｒ1＋Ｒ
2）となり、また、しきい値電圧Ｖthが低い場合には節
点Ｄの電位ＶDAは、ＶDA＝ＶDD−ＲD2×ＩA′、節点Ｇ
の電位ＶGAは、ＶGA＝（ＶDA×Ｒ1）／（Ｒ1＋Ｒ2）と
なり、ＦＥＴＱ１のゲートに印加される。なお、抵抗Ｒ
1とＲ2を流れる電流はＦＥＴＱ２の流れる電流に比べて
十分小さいとして無視している。
節点Ｄの電位ＶDCはＶDC＝ＶDD−ＲD2×ＩC′となり、
節点Ｇの電位ＶGCは、ＶGC＝（ＶDC×Ｒ1）／（Ｒ1＋Ｒ
2）となり、また、しきい値電圧Ｖthが低い場合には節
点Ｄの電位ＶDAは、ＶDA＝ＶDD−ＲD2×ＩA′、節点Ｇ
の電位ＶGAは、ＶGA＝（ＶDA×Ｒ1）／（Ｒ1＋Ｒ2）と
なり、ＦＥＴＱ１のゲートに印加される。なお、抵抗Ｒ
1とＲ2を流れる電流はＦＥＴＱ２の流れる電流に比べて
十分小さいとして無視している。
【００２５】図３（Ｄ）に、ＦＥＴＱ２のしきい値電圧
Ｖthの変動と、ＦＥＴＱ２のドレイン電流Ｉ2、節点Ｄ
の電位ＶD、節点Ｇの電位ＶGの関係を示す。ＦＥＴＱ２
のしきい値電圧Ｖthが−１．２Ｖ，−１．０Ｖ，−０．
８Ｖと高くなるに従い、ドレイン電流は３．６ｍＡ，３
ｍＡ，２．３５ｍＡとなり、抵抗ＲD2の電位降下はこの
順に減少し、従って節点Ｄの電位ＶDがこの順に上昇
し、節点Ｇの電位ＶGもこの順に上昇する（ＶGA＜ＶGB
＜ＶGC）。
Ｖthの変動と、ＦＥＴＱ２のドレイン電流Ｉ2、節点Ｄ
の電位ＶD、節点Ｇの電位ＶGの関係を示す。ＦＥＴＱ２
のしきい値電圧Ｖthが−１．２Ｖ，−１．０Ｖ，−０．
８Ｖと高くなるに従い、ドレイン電流は３．６ｍＡ，３
ｍＡ，２．３５ｍＡとなり、抵抗ＲD2の電位降下はこの
順に減少し、従って節点Ｄの電位ＶDがこの順に上昇
し、節点Ｇの電位ＶGもこの順に上昇する（ＶGA＜ＶGB
＜ＶGC）。
【００２６】図２（Ａ）にＦＥＴＱ１のゲート−ソース
間電圧ＶGSとドレイン電流Ｉ1との関係（直流特性）を
示す。ＦＥＴＱ１は、しきい値電圧Ｖthが中程度の場
合、ドレイン電流Ｉ1＝０のときゲートにはＶGBが印加
されるため、その負荷線はＬBとなりＢ″点で動作し、
ドレイン電流ＩB″（＝３０ｍＡ）が流れる。しきい値
電圧Ｖthが高い場合には負荷線はＬCとなり、動作点は
Ｃ″点となってドレイン電流はＩC″（＝２８．５ｍ
Ａ）となる。同様にしきい値電圧Ｖthが低い場合には負
荷線はＬAとなりＡ″点で動作し、ドレイン電流はＩA″
（＝３１．５ｍＡ）となる。図２（Ｂ）にＦＥＴＱ１の
しきい値電圧Ｖthとドレイン電流Ｉ1の関係を示す。
間電圧ＶGSとドレイン電流Ｉ1との関係（直流特性）を
示す。ＦＥＴＱ１は、しきい値電圧Ｖthが中程度の場
合、ドレイン電流Ｉ1＝０のときゲートにはＶGBが印加
されるため、その負荷線はＬBとなりＢ″点で動作し、
ドレイン電流ＩB″（＝３０ｍＡ）が流れる。しきい値
電圧Ｖthが高い場合には負荷線はＬCとなり、動作点は
Ｃ″点となってドレイン電流はＩC″（＝２８．５ｍ
Ａ）となる。同様にしきい値電圧Ｖthが低い場合には負
荷線はＬAとなりＡ″点で動作し、ドレイン電流はＩA″
（＝３１．５ｍＡ）となる。図２（Ｂ）にＦＥＴＱ１の
しきい値電圧Ｖthとドレイン電流Ｉ1の関係を示す。
【００２７】ここで図２中の数値は、ＦＥＴＱ１のＩ
DSS＝６０ｍＡ、ＦＥＴＱ２のＩDSS＝６ｍＡ、抵抗ＲS
＝２８Ω，Ｒ1＝８ｋΩ，Ｒ2＝２ｋΩ，ＲD2＝１ｋΩ，
ＲS2＝１４０Ω、電源電圧ＶDD＝５Ｖとした場合の値で
ある。図２（Ｂ）に示すように、本実施例においては、
ＦＥＴＱ１のしきい値電圧Ｖthが±２０％変動した時、
ＦＥＴＱ１のドレイン電流の変動は±５％程度に抑えら
れていることがわかる。
DSS＝６０ｍＡ、ＦＥＴＱ２のＩDSS＝６ｍＡ、抵抗ＲS
＝２８Ω，Ｒ1＝８ｋΩ，Ｒ2＝２ｋΩ，ＲD2＝１ｋΩ，
ＲS2＝１４０Ω、電源電圧ＶDD＝５Ｖとした場合の値で
ある。図２（Ｂ）に示すように、本実施例においては、
ＦＥＴＱ１のしきい値電圧Ｖthが±２０％変動した時、
ＦＥＴＱ１のドレイン電流の変動は±５％程度に抑えら
れていることがわかる。
【００２８】
【実施例２】次に図１を参照して、本発明の第２の実施
例を説明する。本実施例は、図１の破線で示した抵抗Ｒ
G3を、ＦＥＴＱ２のゲートと抵抗ＲG2との接続部と、電
源ＶDDの間に接続したものである。
例を説明する。本実施例は、図１の破線で示した抵抗Ｒ
G3を、ＦＥＴＱ２のゲートと抵抗ＲG2との接続部と、電
源ＶDDの間に接続したものである。
【００２９】本実施例では、ＦＥＴＱ２のゲートには抵
抗ＲG2とＲG3で分圧された電圧が印加されるため、ＦＥ
ＴＱ２の動作点の設定に自由度が増し、最適な値を選ぶ
と、ＦＥＴＱ１のしきい値電圧Ｖthが±２０％変動した
場合でも、ＦＥＴＱ１のドレイン電流の変動を、例えば
±３％以内に抑えることが可能である。
抗ＲG2とＲG3で分圧された電圧が印加されるため、ＦＥ
ＴＱ２の動作点の設定に自由度が増し、最適な値を選ぶ
と、ＦＥＴＱ１のしきい値電圧Ｖthが±２０％変動した
場合でも、ＦＥＴＱ１のドレイン電流の変動を、例えば
±３％以内に抑えることが可能である。
【００３０】
【実施例３】本発明の第３の実施例は、図４に示すよう
に図１の抵抗Ｒ1の代わりにレベルシフト用のダイオー
ドをｎ個直列に接続したものである。このようにダイオ
ードを複数段直列に接続した構成によっても同様の効果
が得られる。
に図１の抵抗Ｒ1の代わりにレベルシフト用のダイオー
ドをｎ個直列に接続したものである。このようにダイオ
ードを複数段直列に接続した構成によっても同様の効果
が得られる。
【００３１】
【実施例４】次に、本発明における出力電流の温度変動
の低減効果について前記第１の実施例のバイアス回路を
参照して説明する。図８（Ｃ）に、図１のＦＥＴＱ２の
ゲート−ソース間電圧ＶGS2とドレイン電流Ｉ2´の直流
特性について温度をパラメータとして変化させた場合を
示す。直線Ｌ´は負荷線を表わしている。
の低減効果について前記第１の実施例のバイアス回路を
参照して説明する。図８（Ｃ）に、図１のＦＥＴＱ２の
ゲート−ソース間電圧ＶGS2とドレイン電流Ｉ2´の直流
特性について温度をパラメータとして変化させた場合を
示す。直線Ｌ´は負荷線を表わしている。
【００３２】図８（Ｃ）に示すように、温度Ｔが−２５
℃，２５℃，７５℃の順に、ＦＥＴＱ２の動作点はそれ
ぞれＡ″点、Ｂ″点、Ｃ″点で与えられ、ドレイン電流
はそれぞれＩA″（＝３．３ｍＡ）＞ＩB″（＝３．０ｍ
Ａ）＞ＩC″（＝２．７５ｍＡ）となり、抵抗ＲD2の電
位降下はこの順に減少し、従って図８（Ｄ）に示すよう
に、節点Ｄの電位ＶDはこの順に上昇し（ＶDA′＜
ＶDB′＜ＶDC′）、節点Ｇの電位ＶGもこの順に上昇す
る（ＶGA′＜ＶGB′＜ＶGC′）。
℃，２５℃，７５℃の順に、ＦＥＴＱ２の動作点はそれ
ぞれＡ″点、Ｂ″点、Ｃ″点で与えられ、ドレイン電流
はそれぞれＩA″（＝３．３ｍＡ）＞ＩB″（＝３．０ｍ
Ａ）＞ＩC″（＝２．７５ｍＡ）となり、抵抗ＲD2の電
位降下はこの順に減少し、従って図８（Ｄ）に示すよう
に、節点Ｄの電位ＶDはこの順に上昇し（ＶDA′＜
ＶDB′＜ＶDC′）、節点Ｇの電位ＶGもこの順に上昇す
る（ＶGA′＜ＶGB′＜ＶGC′）。
【００３３】図７（Ａ）に、図１のＦＥＴＱ１のゲート
−ソース間電圧ＶGS1とドレイン電Ｉ1´の直流特性につ
いて温度をパラメータとして変化させた場合を示す。直
線ＬA´〜ＬC´は、ＦＥＴＱ１のドレイン電流Ｉ1′＝
０のときのゲート−ソース間電圧ＶGSがそれぞれ
ＶGA′，ＶGB′，ＶGC′（すなわち温度Ｔ＝−２５℃，
２５℃，７５℃のとき）の負荷線を表わしている。
−ソース間電圧ＶGS1とドレイン電Ｉ1´の直流特性につ
いて温度をパラメータとして変化させた場合を示す。直
線ＬA´〜ＬC´は、ＦＥＴＱ１のドレイン電流Ｉ1′＝
０のときのゲート−ソース間電圧ＶGSがそれぞれ
ＶGA′，ＶGB′，ＶGC′（すなわち温度Ｔ＝−２５℃，
２５℃，７５℃のとき）の負荷線を表わしている。
【００３４】同図に示すように、温度Ｔ＝−２５℃，２
５℃，７５℃のときのＦＥＴＱ１の動作点はそれぞれ
Ａ'''点、Ｂ'''点、Ｃ'''点となり、ドレイン電流はそ
れぞれＩA'''＝３０．５ｍＡ，ＩB'''＝３０ｍＡ，
ＩC'''＝２９．５ｍＡとなる。
５℃，７５℃のときのＦＥＴＱ１の動作点はそれぞれ
Ａ'''点、Ｂ'''点、Ｃ'''点となり、ドレイン電流はそ
れぞれＩA'''＝３０．５ｍＡ，ＩB'''＝３０ｍＡ，
ＩC'''＝２９．５ｍＡとなる。
【００３５】図７（Ｂ）にＦＥＴＱ１のドレイン電流Ｉ
1´の温度変化を示す。すなわち、本実施例において
は、±５０℃の温度変動に対して、ＦＥＴＱ１のドレイ
ン電流の変動は、約±１．７％に抑えられている。
1´の温度変化を示す。すなわち、本実施例において
は、±５０℃の温度変動に対して、ＦＥＴＱ１のドレイ
ン電流の変動は、約±１．７％に抑えられている。
【００３６】図９には、従来例のドレイン電流の温度特
性を示している。図９（Ａ）には、図５（Ａ）のＦＥＴ
Ｑ１のゲート−ソース電圧とドレイン電流の温度特性が
示され、図９（Ｂ）には、ドレイン電流の温度変化が示
されている。
性を示している。図９（Ａ）には、図５（Ａ）のＦＥＴ
Ｑ１のゲート−ソース電圧とドレイン電流の温度特性が
示され、図９（Ｂ）には、ドレイン電流の温度変化が示
されている。
【００３７】図９（Ａ）に示すように、温度Ｔ＝−２５
℃，２５℃，７５℃のときのＦＥＴＱ１の動作点はそれ
ぞれＡ点、Ｂ点、Ｃ点となり、ドレイン電流はそれぞれ
３２ｍＡ，３０ｍＡ，２８ｍＡとなる。すなわち、従来
例の自己バイアス回路では、±５０℃の温度変動に対し
て、ＦＥＴＱ１のドレイン電流の変動は約±６．７％に
もなることがわかる。従って、本発明は、しきい値Ｖth
電圧の変動のみならず、温度変動に対しても、ドレイン
電流の変動を従来例と比べ大幅に低減している。
℃，２５℃，７５℃のときのＦＥＴＱ１の動作点はそれ
ぞれＡ点、Ｂ点、Ｃ点となり、ドレイン電流はそれぞれ
３２ｍＡ，３０ｍＡ，２８ｍＡとなる。すなわち、従来
例の自己バイアス回路では、±５０℃の温度変動に対し
て、ＦＥＴＱ１のドレイン電流の変動は約±６．７％に
もなることがわかる。従って、本発明は、しきい値Ｖth
電圧の変動のみならず、温度変動に対しても、ドレイン
電流の変動を従来例と比べ大幅に低減している。
【００３８】以上本発明を上記各種実施例について説明
したが、本発明は、上記実施態様にのみ限定されるもの
でなく、本発明の原理に準ずる各種実施態様を含むこと
は勿論である。
したが、本発明は、上記実施態様にのみ限定されるもの
でなく、本発明の原理に準ずる各種実施態様を含むこと
は勿論である。
【００３９】
【発明の効果】以上説明したように、本発明は、ＦＥＴ
Ｑ１のゲートに、しきい値電圧Ｖthが高い場合には出力
電圧が高くなり、しきい値電圧Ｖthが低い場合には出力
電圧が低くなる電圧制御回路を接続したので、しきい値
電圧Ｖthの変動に対応してＦＥＴＱ１の負荷線が移動
し、ドレイン電流の変動量を抑制することができる。
Ｑ１のゲートに、しきい値電圧Ｖthが高い場合には出力
電圧が高くなり、しきい値電圧Ｖthが低い場合には出力
電圧が低くなる電圧制御回路を接続したので、しきい値
電圧Ｖthの変動に対応してＦＥＴＱ１の負荷線が移動
し、ドレイン電流の変動量を抑制することができる。
【００４０】本発明の効果を定量的に説明すると、図５
（Ａ）に示した自己バイアス回路の従来例ではしきい値
電圧Ｖthが±２０％変動した場合にはドレイン電流が±
１５％程度変動したのに対し、本発明によれば、しきい
値電圧Ｖth±２０％の変動に対してドレイン電流の変動
は僅か±５％程度にまで抑えることができる。
（Ａ）に示した自己バイアス回路の従来例ではしきい値
電圧Ｖthが±２０％変動した場合にはドレイン電流が±
１５％程度変動したのに対し、本発明によれば、しきい
値電圧Ｖth±２０％の変動に対してドレイン電流の変動
は僅か±５％程度にまで抑えることができる。
【００４１】また、本発明によれば、電圧制御回路のＦ
ＥＴＱ２を自己バイアスする構成により、動作点の設定
に自由度を増し最適な値を選ぶことにより、ＦＥＴＱ１
のしきい値電圧Ｖthが±２０％変動した場合でも、ＦＥ
ＴＱ１のドレイン電流の変動を±３％以内に抑えること
ができる。
ＥＴＱ２を自己バイアスする構成により、動作点の設定
に自由度を増し最適な値を選ぶことにより、ＦＥＴＱ１
のしきい値電圧Ｖthが±２０％変動した場合でも、ＦＥ
ＴＱ１のドレイン電流の変動を±３％以内に抑えること
ができる。
【００４２】また、本発明は、しきい値電圧Ｖthの変動
によるドレイン電流の変動を抑制することができると共
に、温度変化によるドレイン電流の変動も抑制できるこ
とがわかる。本発明の効果を定量的に説明すると、従来
の自己バイアス回路では、±５０℃の温度変動に対して
ドレイン電流の変動は約±６．７％であるのに対して、
本発明は、±５０℃の温度変動に対してドレイン電流の
変動を±１．７％にまでも低減している。
によるドレイン電流の変動を抑制することができると共
に、温度変化によるドレイン電流の変動も抑制できるこ
とがわかる。本発明の効果を定量的に説明すると、従来
の自己バイアス回路では、±５０℃の温度変動に対して
ドレイン電流の変動は約±６．７％であるのに対して、
本発明は、±５０℃の温度変動に対してドレイン電流の
変動を±１．７％にまでも低減している。
【図１】本発明の第１、第２の実施例を示す回路図であ
る（破線部は第２の実施例）。
る（破線部は第２の実施例）。
【図２】本発明の第１の実施例の直流特性グラフであ
る。 （Ａ） ＦＥＴＱ１の直流特性。 （Ｂ） ＦＥＴＱ１のドレイン電流のしきい値電圧変動
特性。
る。 （Ａ） ＦＥＴＱ１の直流特性。 （Ｂ） ＦＥＴＱ１のドレイン電流のしきい値電圧変動
特性。
【図３】本発明の第１の実施例の直流特性グラフであ
る。 （Ｃ） ＦＥＴＱ２の直流特性。 （Ｄ） ＦＥＴＱ２のドレイン電流のしきい値電圧変動
特性。
る。 （Ｃ） ＦＥＴＱ２の直流特性。 （Ｄ） ＦＥＴＱ２のドレイン電流のしきい値電圧変動
特性。
【図４】本発明の第３の実施例を示す回路図である。
【図５】従来例を示す回路図である。 （Ａ） 自己バイアス回路。 （Ｂ） 固定バイアス回路。
【図６】従来例の直流特性グラフである。 （Ａ） 図５（Ａ）のＦＥＴＱ１の直流特性。 （Ｂ） 図５（Ａ）のＦＥＴＱ１のドレイン電流のしき
い値電圧変動特性。
い値電圧変動特性。
【図７】本発明の温度特性の一例を示すグラフである。 （Ａ） 図１のＦＥＴＱ１の直流特性の温度変化。 （Ｂ） 図１のＦＥＴＱ１のドレイン電流の温度変動変
動特性。
動特性。
【図８】本発明の温度特性の一例を示すグラフである。 （Ｃ） 図１のＦＥＴＱ２の直流特性の温度変化。 （Ｄ） 図１のＦＥＴＱ２のドレイン電流の温度変動特
性。
性。
【図９】従来例の温度特性の一例を示すグラフである。 （Ａ） 図５（Ａ）のＦＥＴＱ１の直流特性の温度変
化。 （Ｂ） 図５（Ａ）のＦＥＴＱ１のドレイン電流の温度
変動変動特性。
化。 （Ｂ） 図５（Ａ）のＦＥＴＱ１のドレイン電流の温度
変動変動特性。
Ｑ１ ＦＥＴ（増幅用） Ｑ２ 電圧回路用ＦＥＴ（電圧回路用） ＲD，ＲS，ＲG，Ｒ1〜Ｒ4，ＲD2，ＲS2，ＲG2，ＲG3
抵抗 ＣIN，ＣOUT，ＣS コンデンサ Ａ，Ｂ，Ｃ，Ａ′，Ｂ′，Ｃ′，Ａ″，Ｂ″，Ｃ″ Ｆ
ＥＴの動作点 ＩA，ＩB，ＩC，ＩA′，ＩB′ＩC′，ＩA″，ＩB″，Ｉ
C″ ＦＥＴのドレイン電流 ＶDA，ＶDB，ＶDC 図１の節点Ｄ点の電位 ＶGA，ＶGB，ＶGC 図１の節点Ｇ点の電位
抵抗 ＣIN，ＣOUT，ＣS コンデンサ Ａ，Ｂ，Ｃ，Ａ′，Ｂ′，Ｃ′，Ａ″，Ｂ″，Ｃ″ Ｆ
ＥＴの動作点 ＩA，ＩB，ＩC，ＩA′，ＩB′ＩC′，ＩA″，ＩB″，Ｉ
C″ ＦＥＴのドレイン電流 ＶDA，ＶDB，ＶDC 図１の節点Ｄ点の電位 ＶGA，ＶGB，ＶGC 図１の節点Ｇ点の電位
Claims (4)
- 【請求項１】ドレインが第１の抵抗を介して電源に接続
され、ソースが互いに並列形態に接続された第２の抵抗
と第１の容量を介して接地側に接続され、ゲートが第３
の抵抗を介して第４の抵抗と他端が接地された第５の抵
抗との接続点に接続された第１のＦＥＴ（電界効果トラ
ンジスタ）と、ドレインが前記第４の抵抗の他端と他端
が電源に接続された第６の抵抗との接続点に接続され、
ソースが第７の抵抗を介して接地側に接続され、ゲート
が第８の抵抗を介して接地された第２のＦＥＴと、を備
えて成り、入力信号が前記第１のＦＥＴのゲートに入力
され、出力が前記第１のＦＥＴのドレインから取り出さ
れることを特徴とするバイアス回路。 - 【請求項２】入力信号を第２の容量を介して前記第１の
ＦＥＴのゲートに入力し、出力を前記第１のＦＥＴのド
レインから第３の容量を介して取り出すことを特徴とす
るバイアス回路。 - 【請求項３】前記第２のＦＥＴのゲートと前記電源との
間に第９の抵抗を接続したことを特徴とする請求項１又
は２記載のバイアス回路。 - 【請求項４】前記第４の抵抗の代わりにダイオードを所
定個数直列に接続したことを特徴とする請求項１〜３の
いずれか一に記載のバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5340403A JPH07162242A (ja) | 1993-12-09 | 1993-12-09 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5340403A JPH07162242A (ja) | 1993-12-09 | 1993-12-09 | バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162242A true JPH07162242A (ja) | 1995-06-23 |
Family
ID=18336621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5340403A Pending JPH07162242A (ja) | 1993-12-09 | 1993-12-09 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07162242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161595A (ja) * | 2009-01-07 | 2010-07-22 | Denso Corp | 入力バイアス電圧供給回路 |
| JP2012095041A (ja) * | 2010-10-26 | 2012-05-17 | Fujitsu Ltd | バイアス回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151109A (ja) * | 1988-12-01 | 1990-06-11 | Mitsubishi Electric Corp | 半導体増幅回路 |
-
1993
- 1993-12-09 JP JP5340403A patent/JPH07162242A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151109A (ja) * | 1988-12-01 | 1990-06-11 | Mitsubishi Electric Corp | 半導体増幅回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161595A (ja) * | 2009-01-07 | 2010-07-22 | Denso Corp | 入力バイアス電圧供給回路 |
| JP2012095041A (ja) * | 2010-10-26 | 2012-05-17 | Fujitsu Ltd | バイアス回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960604 |