JPH02144199U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案の一実施例のブロツク図、第２
図は第１図のセレクタの構成図、第３図は動作説
明に供するタイミングチヤート、第４図は従来例
のブロツク図、第５図はＲＡＭ部のメモリセルと
ＳＡＭ部のデータレジスタとのアドレスの対応関
係を示す図、第６図は第４図の従来例のタイミン
グチヤートである。 ６……メモリセル、７……データレジスタ、８
……セレクタ、９……アツプダウンカウンタ部。 Figure 1 is a block diagram of one embodiment of the present invention;
The figure is a block diagram of the selector in Figure 1, Figure 3 is a timing chart to explain the operation, Figure 4 is a block diagram of the conventional example, and Figure 5 is the address of the memory cell in the RAM section and the data register in the SAM section. FIG. 6 is a timing chart of the conventional example shown in FIG. 4. 6...Memory cell, 7...Data register, 8
...Selector, 9...Up-down counter section.

Claims (1)

【実用新案登録請求の範囲】 ランダムアクセスメモリ部とシリアルアクセス
メモリ部とを備え、前記シリアルアクセスメモリ
部は、シリアルデータが入出力されるデータレジ
スタと、シリアルクロツクを計数して前記データ
レジスタのアドレスを発生するセレクタ回路とを
有し、前記シリアルデータの入出力を順方向に行
うデユアルポートメモリにおいて、 前記セレクタ回路は、前記シリアルデータの入
出力方向を、前記順方向または逆方向のいずれか
に切換えるための切換信号に基づいて、前記シリ
アルクロツクによつて前記データレジスタのアド
レスをインクリメントまたはデクリメントするア
ツプダウンカウンタ部を有することを特徴とする
デユアルポートメモリ。[Claims for Utility Model Registration] Comprised of a random access memory section and a serial access memory section, the serial access memory section includes a data register into which serial data is input/output, and a data register that counts serial clocks to input and output serial data. and a selector circuit that generates an address, and inputs and outputs the serial data in a forward direction. 1. A dual port memory comprising an up/down counter section that increments or decrements the address of the data register using the serial clock based on a switching signal for switching to a dual port memory.