JPH0260334U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案の自動配置配線用セルの一実施
例図、第２図は上記のセルを用いたシフトレジス
タの回路ブロツク図、第３図は該シフトレジスタ
のレイアウト図、第４図は該シフトレジスタのタ
イミングチヤート、第５図は従来のＤ型フリツプ
フロツプの一例図、第６図は従来のシフトレジス
タの回路ブロツク図、第７図は第６図の回路のタ
イミングチヤート、第８図は誤動作を生じた場合
のタイミングチヤート、第９図は従来のセルを用
いて自動配置配線でレイアウトを行つた場合の一
例図である。 〈符号の説明〉、Ｄ……データ入力端子、ＣＩ
Ｎ……クロツク信号入力端子、ＣＯＵＴ……クロ
ツク信号出力端子、Ｑ，……出力端子、Ｒ……
リセツト端子、Ｆ_０〜Ｆ_１１，Ｆｎ……Ｄ型フリ
ツプフロツプ、Ｑ_０〜Ｑｎ……データ出力。 FIG. 1 is a diagram of an embodiment of the automatic placement and routing cell of the present invention, FIG. 2 is a circuit block diagram of a shift register using the above cell, FIG. 3 is a layout diagram of the shift register, and FIG. 5 is an example of a conventional D-type flip-flop, FIG. 6 is a circuit block diagram of a conventional shift register, FIG. 7 is a timing chart of the circuit in FIG. 6, and FIG. 8 is a timing chart of the shift register. A timing chart in the case of a malfunction is shown in FIG. 9, which is an example of a layout performed by automatic placement and wiring using conventional cells. <Explanation of symbols>, D...Data input terminal, CI
N...Clock signal input terminal, COUT...Clock signal output terminal, Q,...Output terminal, R...
Reset terminal, _F0 to _F11 , Fn...D flip-flop, _Q0 to Qn...data output.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] クロツク信号に同期して動作する回路に使用す
るセルにおいて、クロツク信号が入力する端子と
、該入力したクロツク信号をそのまま若しくは所
定の遅延を持たせて出力する端子とを別個に設け
たことを特徴とする自動配置配線用セル。 A cell used in a circuit that operates in synchronization with a clock signal is characterized by having separate terminals for inputting the clock signal and terminals for outputting the input clock signal as is or with a predetermined delay. A cell for automatic placement and routing.