JPS5936773B2 - ロ−カルバ−スト転送制御方式 - Google Patents
ロ−カルバ−スト転送制御方式Info
- Publication number
- JPS5936773B2 JPS5936773B2 JP55094825A JP9482580A JPS5936773B2 JP S5936773 B2 JPS5936773 B2 JP S5936773B2 JP 55094825 A JP55094825 A JP 55094825A JP 9482580 A JP9482580 A JP 9482580A JP S5936773 B2 JPS5936773 B2 JP S5936773B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- word
- byte
- bytes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、ローカルバースト転送制御方式に関し、特に
最初の数バイト転送するとき、ワード境界まで転送する
ことによりメモリヘのアクセス回数を減少し、データ転
送効率を高めるようにしたローカルバースト転送制御方
式に関する。
最初の数バイト転送するとき、ワード境界まで転送する
ことによりメモリヘのアクセス回数を減少し、データ転
送効率を高めるようにしたローカルバースト転送制御方
式に関する。
入出力装置とメモリとの間のデータ転送方法には、(1
)入出力装置側にデータのバッファをもち、メモリに対
して連続的にデータを転送するバースト転送方式と、(
2)入出力装置から1度に1バイトずっ転送するバイト
マルチプレクス転送方式と、(3)一度に固定的な数バ
イト(一般的には入出力装置により固定的に、4バイト
、6バイト、8バイト・・・と定められている)転送し
、その数バイト転送を複数回行なうローカルバースト転
送方式がある。
)入出力装置側にデータのバッファをもち、メモリに対
して連続的にデータを転送するバースト転送方式と、(
2)入出力装置から1度に1バイトずっ転送するバイト
マルチプレクス転送方式と、(3)一度に固定的な数バ
イト(一般的には入出力装置により固定的に、4バイト
、6バイト、8バイト・・・と定められている)転送し
、その数バイト転送を複数回行なうローカルバースト転
送方式がある。
上記(1)は、特定の入出力装置がメモリに対して連続
的にデータ転送するため、短時間で非常に長いデータを
転送するような場合に使用されるが、そのデータ転送を
行なう間、特定の入出力装置がメモリを専有するので他
の入出力装置からのアクセス要求は一時抑制されること
になる。
的にデータ転送するため、短時間で非常に長いデータを
転送するような場合に使用されるが、そのデータ転送を
行なう間、特定の入出力装置がメモリを専有するので他
の入出力装置からのアクセス要求は一時抑制されること
になる。
それ故、上記(2)の如く、データ転送を一度に1バイ
トづつ転送し、複数の入出力装置に対し、時分割的に必
要とするデータを順次転送することが行なわれるが、一
回に1バイトだけ転送するので、データ転送に長時間か
かることになる。したがつて上記(1)、(2)の折中
方式として上記(3)のローカルバースト転送方式があ
るが、これにも次のような問題がある。例えば、第1図
イに示すように、ワードW。のバイト位置2から、ワー
ドW3のバイト位置2までの13バイトのデータの転送
要求があり、これを例えば4バイトづつ転送する場合、
ワード境界があるために、チャネルは最初の転送データ
であるバイト1、2、3、4を読出すために、第1図口
に示すように、まずメモリに対してワードWoを読出し
て、そのうちバイト1と2を保持し、次に再びメモリに
対してワードW1を読出してバイト3、4を取出す。こ
のようにして必要とするバイト1乃至4を送出する。そ
して次のデータ転送時に、チャネルはメモリに対して再
びワードW1を読出してバイト5、6を取出し、ワード
W2を読出してバイト7,8を取出し、必要とするバイ
ト5乃至8を送出する。そしてこのようにメモリに対し
て、2回のアクセスをチヤネルはデータ転送の度に行な
うので、必要とする上記バイト1乃至[相]を転送する
ために、チヤネルは同一ワードを複数回読出すことにな
る。したがつて、ローカルバースト転送方式では、ワー
ド境界のために、必要とするバイトのバイトアドレスに
よつてはデータ転送速度が遅くなるという問題がある。
したがつて本発明はこのような問題を改善するために、
最初の数バイトのデータ転送に際しては、仮りに4バイ
トにならなくとも、ワード境界までのバイトを送出する
ようにして、次のデータ転送をワード毎に送出できるよ
うにしたローカルバースト転送制御方式を提供すること
を目的とするものであり、このために本発明におけるロ
ーカルバースト転送制御方式では、ワード単位でアクセ
ス可能なメモリとチヤネルと入出力装置を具備し、メモ
リに対するアクセス要求に対し、複数バイトのデータを
複数回転送するようにしたローカルバースト転送方式に
おいて、データ・アドレスのバイト位置をセツトするデ
ータ・アドレス・セツト手段と、データ転送に応じてデ
ータ・アドレスを変えるアドレス更新手段と、ワード境
界を検出するワード境界検出手段と、データ転送を制御
する制御手段を設け、バイト転送がワード境界まで行な
われたとき上記ワード境界検出手段がこれを検出し、上
記制御手段により以降のデータ転送を一時停止するよう
にするとともに、次回のデータ転送をワードの最初のバ
イトより行なうようにしたことを特徴とする。
トづつ転送し、複数の入出力装置に対し、時分割的に必
要とするデータを順次転送することが行なわれるが、一
回に1バイトだけ転送するので、データ転送に長時間か
かることになる。したがつて上記(1)、(2)の折中
方式として上記(3)のローカルバースト転送方式があ
るが、これにも次のような問題がある。例えば、第1図
イに示すように、ワードW。のバイト位置2から、ワー
ドW3のバイト位置2までの13バイトのデータの転送
要求があり、これを例えば4バイトづつ転送する場合、
ワード境界があるために、チャネルは最初の転送データ
であるバイト1、2、3、4を読出すために、第1図口
に示すように、まずメモリに対してワードWoを読出し
て、そのうちバイト1と2を保持し、次に再びメモリに
対してワードW1を読出してバイト3、4を取出す。こ
のようにして必要とするバイト1乃至4を送出する。そ
して次のデータ転送時に、チャネルはメモリに対して再
びワードW1を読出してバイト5、6を取出し、ワード
W2を読出してバイト7,8を取出し、必要とするバイ
ト5乃至8を送出する。そしてこのようにメモリに対し
て、2回のアクセスをチヤネルはデータ転送の度に行な
うので、必要とする上記バイト1乃至[相]を転送する
ために、チヤネルは同一ワードを複数回読出すことにな
る。したがつて、ローカルバースト転送方式では、ワー
ド境界のために、必要とするバイトのバイトアドレスに
よつてはデータ転送速度が遅くなるという問題がある。
したがつて本発明はこのような問題を改善するために、
最初の数バイトのデータ転送に際しては、仮りに4バイ
トにならなくとも、ワード境界までのバイトを送出する
ようにして、次のデータ転送をワード毎に送出できるよ
うにしたローカルバースト転送制御方式を提供すること
を目的とするものであり、このために本発明におけるロ
ーカルバースト転送制御方式では、ワード単位でアクセ
ス可能なメモリとチヤネルと入出力装置を具備し、メモ
リに対するアクセス要求に対し、複数バイトのデータを
複数回転送するようにしたローカルバースト転送方式に
おいて、データ・アドレスのバイト位置をセツトするデ
ータ・アドレス・セツト手段と、データ転送に応じてデ
ータ・アドレスを変えるアドレス更新手段と、ワード境
界を検出するワード境界検出手段と、データ転送を制御
する制御手段を設け、バイト転送がワード境界まで行な
われたとき上記ワード境界検出手段がこれを検出し、上
記制御手段により以降のデータ転送を一時停止するよう
にするとともに、次回のデータ転送をワードの最初のバ
イトより行なうようにしたことを特徴とする。
以下本発明の一実施例を第2図にもとづき、第1図を参
照しつつ説明する。
照しつつ説明する。
第2図は本発明の一実施例構成を示すものである。
図中、1はメイン・メモリ、2は主記憶データ・レジス
タ、3はデータ・アドレス・バツフア、4はカウンタ、
5はデコーダ、6は制御回路、7はデータ転送制御回路
、8−0乃至8−3はデータ・バツフア・レジスタ、G
O乃至Gllはゲートである。
タ、3はデータ・アドレス・バツフア、4はカウンタ、
5はデコーダ、6は制御回路、7はデータ転送制御回路
、8−0乃至8−3はデータ・バツフア・レジスタ、G
O乃至Gllはゲートである。
メイン・メモリ1はデータ処理に必要なデータが格納さ
れるものであつて、入出力装置1/0からのリード/ラ
イト要求に対して、リード要求されたデータを送出した
り、ライト要求に対してはデータの書込を行なうもので
ある。
れるものであつて、入出力装置1/0からのリード/ラ
イト要求に対して、リード要求されたデータを送出した
り、ライト要求に対してはデータの書込を行なうもので
ある。
主記憶データ・レジスタ2は、メイン・メモリ1から読
出されたデータを一時保持したり、あるいはメイン・メ
モリ1に対して書込むべきデータを一時セツトするもの
である。
出されたデータを一時保持したり、あるいはメイン・メ
モリ1に対して書込むべきデータを一時セツトするもの
である。
データ・アドレス・バツフア3は、転送すべきデータの
バイト位置がどこであるかをセツトするものであつて、
CCWのデータアドレスの下位2ビツトがセツトされる
ものである。
バイト位置がどこであるかをセツトするものであつて、
CCWのデータアドレスの下位2ビツトがセツトされる
ものである。
4は+1カウンタであつて、データが1ビツト転送され
る毎にデ゛一タ・アドレス・バツフア3のイ直を+1す
るものである。
る毎にデ゛一タ・アドレス・バツフア3のイ直を+1す
るものである。
デコーダ5はデータ・アドレス・バツフア3にセツトさ
れた値をデコードして、必要な制御信号を発生するもの
である。
れた値をデコードして、必要な制御信号を発生するもの
である。
制御回路6は、入出力装置1/Oからのデータリタエス
トが行なわれたとき、これにもとづく各種制御を行なつ
たりデータ転送を一時停止する等の制御を行なうもので
あつて、例えばメイン・メモリ1に対してアクセスを行
なつたり、必要とするデータをメイン・メモリ1から読
出したり、または書込んだりするための制御を行なうも
のである。
トが行なわれたとき、これにもとづく各種制御を行なつ
たりデータ転送を一時停止する等の制御を行なうもので
あつて、例えばメイン・メモリ1に対してアクセスを行
なつたり、必要とするデータをメイン・メモリ1から読
出したり、または書込んだりするための制御を行なうも
のである。
データ転送制御回路7は、・メイン・メモリ1からデー
タを読取つたり、あるいはデータを書込むときの各種制
御を行なうものである。
タを読取つたり、あるいはデータを書込むときの各種制
御を行なうものである。
データ・バツフア・レジスタ8−0乃至8−3(ま、リ
ード/ライトデータがセツトされるレジスタであつて、
メイン・メモリ1からデータを読出す場合には、主記憶
データ・レジスタ2にセツトされたデータが順次1バイ
トづつ伝達され、またメイン・メモリ1に対してデータ
を書込む場合には、これにセツトされたデータを順次主
記憶データ・レジスタに送出するものである。
ード/ライトデータがセツトされるレジスタであつて、
メイン・メモリ1からデータを読出す場合には、主記憶
データ・レジスタ2にセツトされたデータが順次1バイ
トづつ伝達され、またメイン・メモリ1に対してデータ
を書込む場合には、これにセツトされたデータを順次主
記憶データ・レジスタに送出するものである。
いま、入出力装置1/0から、第1図に示す如く、バイ
ト1乃至◎までの転送要求を行なう場合、そのデータ転
送制御回路7は、まずデータリクエスト信号REQと、
その先頭アドレスおよび転送バイト数をチヤネル制御回
路6に伝達する。
ト1乃至◎までの転送要求を行なう場合、そのデータ転
送制御回路7は、まずデータリクエスト信号REQと、
その先頭アドレスおよび転送バイト数をチヤネル制御回
路6に伝達する。
これによりチヤネルはメイン・メモリ1に対しアクセス
するが、このときデータ・アドレス・バツフア3にはC
CWの先頭アドレスからデータアドレスの下位2ビツト
をセツトする。これにより、第1図イのバイト1のバイ
ト位置「10]がセツトされる。チヤネルはまず入出力
装置1/Oのデータ・バツフア・レジスタ8−3から必
要なバイト1を読みだし、主記憶データ・レジスタ2の
、データ・アドレス・バツフア3で示されるバイト位置
にセツトする。
するが、このときデータ・アドレス・バツフア3にはC
CWの先頭アドレスからデータアドレスの下位2ビツト
をセツトする。これにより、第1図イのバイト1のバイ
ト位置「10]がセツトされる。チヤネルはまず入出力
装置1/Oのデータ・バツフア・レジスタ8−3から必
要なバイト1を読みだし、主記憶データ・レジスタ2の
、データ・アドレス・バツフア3で示されるバイト位置
にセツトする。
そして、データ・アドレス・バロフア3を+1歩進する
。これにより、データ・アドレス・バツフア3は「11
]となりゲートG3がオンとなる。入出力装置1/0で
はチヤネルによりデータが1バイト読みだされたことに
より、データ・バツフア・レジスタ8−0〜8−3が1
バイトシフトされ、バイト2が8−3に入る。チヤネル
は次にこのバイト2を読みだし、主記憶データ・レジス
タ2のゲートG3がオンであるバイト3にセツトされる
。そしてデータ・アドレス・バツフア3が+1される。
この時「11」から「00」に変わることによりワード
境界を越えたことがデコーダ5により検出され、制御回
路6に通知される。そしてデータ転送は一時停止され、
チヤネルは、主記憶データレジスタ2のバイト2,3を
メイン・メモリ1に格納する。その後1/Oは、データ
・バツフアレジスタ8−0〜8−3に次のワードのバイ
ト3〜6をセツトして、データリクエスト信号REQを
オンとする。チヤネルは入出力装置からデータリクエス
ト信号REQがオンとなつているのをみて、次のデータ
転送を行なう。このときチヤネルは/Oのデータ・バツ
フア・レジスタ8−3から必要なバイト3を読み出し、
主記憶データ・レジスタ2の、データ・アドレス・バツ
フア3で示されるバイト位置、すなわち「00」である
からバイト0にセツトする。引きつづき、バイト4,5
,6を主記憶データ・レジスタ2にセツトする。このと
き、データ・アドレス・バツフア3は「11]から「0
0」に変わるので、デコーダ5によりワード境界を越え
たことが検出され、制御回路6にデータ転送一時停止信
号を通知すると共に、主記憶データ・レジスタ2の内容
をメイン・メモリ1のワードW1に格納する。更に、次
のデータ都送時に、チヤネルはバイト7,8,9,[相
]を連続的に転送することができ、最後にワードW3の
必要とするバイト(0),@,[相]を転送することが
できる。
。これにより、データ・アドレス・バツフア3は「11
]となりゲートG3がオンとなる。入出力装置1/0で
はチヤネルによりデータが1バイト読みだされたことに
より、データ・バツフア・レジスタ8−0〜8−3が1
バイトシフトされ、バイト2が8−3に入る。チヤネル
は次にこのバイト2を読みだし、主記憶データ・レジス
タ2のゲートG3がオンであるバイト3にセツトされる
。そしてデータ・アドレス・バツフア3が+1される。
この時「11」から「00」に変わることによりワード
境界を越えたことがデコーダ5により検出され、制御回
路6に通知される。そしてデータ転送は一時停止され、
チヤネルは、主記憶データレジスタ2のバイト2,3を
メイン・メモリ1に格納する。その後1/Oは、データ
・バツフアレジスタ8−0〜8−3に次のワードのバイ
ト3〜6をセツトして、データリクエスト信号REQを
オンとする。チヤネルは入出力装置からデータリクエス
ト信号REQがオンとなつているのをみて、次のデータ
転送を行なう。このときチヤネルは/Oのデータ・バツ
フア・レジスタ8−3から必要なバイト3を読み出し、
主記憶データ・レジスタ2の、データ・アドレス・バツ
フア3で示されるバイト位置、すなわち「00」である
からバイト0にセツトする。引きつづき、バイト4,5
,6を主記憶データ・レジスタ2にセツトする。このと
き、データ・アドレス・バツフア3は「11]から「0
0」に変わるので、デコーダ5によりワード境界を越え
たことが検出され、制御回路6にデータ転送一時停止信
号を通知すると共に、主記憶データ・レジスタ2の内容
をメイン・メモリ1のワードW1に格納する。更に、次
のデータ都送時に、チヤネルはバイト7,8,9,[相
]を連続的に転送することができ、最後にワードW3の
必要とするバイト(0),@,[相]を転送することが
できる。
このようにしてワードW1以降は1ワードのアクセスに
より、転送最大バイト数の4バイトを連続的にデータ転
送することができる。またライトオペレーシヨンの場合
には、チヤネルはまず先頭アドレスの1ワードをメモリ
からフエツチし、そのワード内の先頭バイト位置(CC
Wのデータ・アドレスを指定されたバイトアドレス)か
ら入出力装置のバツフア・レジスタ8−0,8−1・・
・にライトされる。
より、転送最大バイト数の4バイトを連続的にデータ転
送することができる。またライトオペレーシヨンの場合
には、チヤネルはまず先頭アドレスの1ワードをメモリ
からフエツチし、そのワード内の先頭バイト位置(CC
Wのデータ・アドレスを指定されたバイトアドレス)か
ら入出力装置のバツフア・レジスタ8−0,8−1・・
・にライトされる。
入出力装置はチヤネルから1バイトずつデータがバツフ
ア・レジスタ8−0,8−1・・・にライトされる度に
データを1バイトシフトしてデータ・バツフア・レジス
タ8−0に空きバイト位置をつくる。そしてワードW。
の初めの2バイトをデータ・バツフア・レジスタ8−2
,8−1にセツトする。このときデータ・アドレス・バ
ツフア3は「11」になり、デコーダ5は転送ストツプ
信号を制御回路6に伝達する。これにより制御回路6は
データ転送制御回路7を制御して、データ・バツフア・
レジスタ8−1,8−2のデータを/Oの内部にとり込
み、データ・バツフア・レジスタ8−0〜8−3に空き
をつくる。かくして、次にデータを転送する場合には、
ワードの最初のバイト位置より入出力装置1/Oに転送
することが可能になる。以上説明したように、結局本発
明によればメモリ・アクセスに際し、初めにワード境界
までのバイト量を転送制御することができるので、次に
は1回の読出しで必要とするバイト数のデータを得るこ
とができ、その結果メモリ・アクセスが非常に効率よく
行なうことができる。なお、以上の説明では一転送時に
おけるバイト数が4バイトの例について行なつたが、本
発明は勿論これのみに限定されるものではない。
ア・レジスタ8−0,8−1・・・にライトされる度に
データを1バイトシフトしてデータ・バツフア・レジス
タ8−0に空きバイト位置をつくる。そしてワードW。
の初めの2バイトをデータ・バツフア・レジスタ8−2
,8−1にセツトする。このときデータ・アドレス・バ
ツフア3は「11」になり、デコーダ5は転送ストツプ
信号を制御回路6に伝達する。これにより制御回路6は
データ転送制御回路7を制御して、データ・バツフア・
レジスタ8−1,8−2のデータを/Oの内部にとり込
み、データ・バツフア・レジスタ8−0〜8−3に空き
をつくる。かくして、次にデータを転送する場合には、
ワードの最初のバイト位置より入出力装置1/Oに転送
することが可能になる。以上説明したように、結局本発
明によればメモリ・アクセスに際し、初めにワード境界
までのバイト量を転送制御することができるので、次に
は1回の読出しで必要とするバイト数のデータを得るこ
とができ、その結果メモリ・アクセスが非常に効率よく
行なうことができる。なお、以上の説明では一転送時に
おけるバイト数が4バイトの例について行なつたが、本
発明は勿論これのみに限定されるものではない。
例えば一転送時の転送バイト数が8バイトのときは、デ
ータ・アドレス・バツフアに、データ・アドレスの下位
3ビツトをセツトし、またデータ・バツフア・レジスタ
を8個使用すればよい。
ータ・アドレス・バツフアに、データ・アドレスの下位
3ビツトをセツトし、またデータ・バツフア・レジスタ
を8個使用すればよい。
第1図はデータ転送の説明図、第2図は本発明の一実施
例構成図である。 図中、1はメイン・メモリ、2は主記憶データ・レジス
タ、3はデータ・アドレス・バツフア、4はカウンタ、
5はデコーダ、6は制御回路、7はデータ転送制御回路
、8−0乃至8−3はデータ・バツフア・レジスタ、G
O乃至Gllはゲートをそ れぞれ示す。
例構成図である。 図中、1はメイン・メモリ、2は主記憶データ・レジス
タ、3はデータ・アドレス・バツフア、4はカウンタ、
5はデコーダ、6は制御回路、7はデータ転送制御回路
、8−0乃至8−3はデータ・バツフア・レジスタ、G
O乃至Gllはゲートをそ れぞれ示す。
Claims (1)
- 1 ワード単位でアクセス可能なメモリとチャネルと入
出力装置を具備し、メモリに対するアクセス要求に対し
複数バイトのデータを複数回転送するようにしたローカ
ルバースト転送方式において、データ・アドレスのバイ
ト位置をセットするデータ・アドレス・セット手段と、
データ転送に応じてデータ・アドレスを変えるアドレス
更新手段と、ワード境界を検出するワード境界検出手段
と、データ転送を制御する制御手段を設け、バイト転送
がワード境界まで行なわれたとき、上記ワード境界検出
手段がこれを検出し、上記制御手段により以降のデータ
転送を一時停止するようにするとともに、次回のデータ
転送をワードの最初のバイトより行なうようにしたこと
を特徴とするローカルバースト転送制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55094825A JPS5936773B2 (ja) | 1980-07-11 | 1980-07-11 | ロ−カルバ−スト転送制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55094825A JPS5936773B2 (ja) | 1980-07-11 | 1980-07-11 | ロ−カルバ−スト転送制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5720831A JPS5720831A (en) | 1982-02-03 |
JPS5936773B2 true JPS5936773B2 (ja) | 1984-09-05 |
Family
ID=14120822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55094825A Expired JPS5936773B2 (ja) | 1980-07-11 | 1980-07-11 | ロ−カルバ−スト転送制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5936773B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61221965A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル・デ−タ処理装置 |
JPH0778760B2 (ja) * | 1985-12-06 | 1995-08-23 | 富士通株式会社 | バイトアライン制御方法 |
JPS63196967A (ja) * | 1987-02-10 | 1988-08-15 | Fujitsu Ltd | デ−タ転送制御装置 |
JP2737789B2 (ja) * | 1988-12-13 | 1998-04-08 | 富士通株式会社 | データ転送処理方式 |
-
1980
- 1980-07-11 JP JP55094825A patent/JPS5936773B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5720831A (en) | 1982-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100284718B1 (ko) | 타이머 관리자 | |
JPS5936773B2 (ja) | ロ−カルバ−スト転送制御方式 | |
JPH0221619B2 (ja) | ||
JPH0140432B2 (ja) | ||
JP2811728B2 (ja) | 入出力制御装置 | |
JPS5825291B2 (ja) | ダイレクトメモリアクセスソウチ | |
JP2679440B2 (ja) | 情報処理装置 | |
JP2533958B2 (ja) | デ―タ先行セット装置 | |
JPS6019023B2 (ja) | デ−タ処理装置 | |
JPS585824A (ja) | チヤネル間デ−タ転送方式 | |
JP3057754B2 (ja) | メモリ回路および分散処理システム | |
JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
JP2944193B2 (ja) | データ受信装置 | |
JP2595808B2 (ja) | 分散処理用メモリ装置 | |
JP2581144B2 (ja) | バス制御装置 | |
JP2826780B2 (ja) | データ転送方法 | |
JP3259095B2 (ja) | データ転送方法 | |
JP2588514Y2 (ja) | 通信制御装置 | |
JPS61117651A (ja) | インタ−フエイス装置 | |
JPS5847729B2 (ja) | デ−タ転送方法 | |
JPH05173936A (ja) | データ転送処理装置 | |
JPH0133848B2 (ja) | ||
JPH0471224B2 (ja) | ||
JPH0520253A (ja) | データ処理装置 | |
JPS5917447B2 (ja) | デ−タチヤネル装置 |