JPH07160594A

JPH07160594A - 情報処理装置

Info

Publication number: JPH07160594A
Application number: JP5304939A
Authority: JP
Inventors: Shigenobu Ishimoto; 重信石本; Kenji Kubota; 憲治窪田; Susumu Onodera; 進小野寺
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1993-12-06
Filing date: 1993-12-06
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】アクセス頻度の比較的低いデータを、高い信
頼性をもって格納することが可能な情報処理技術を提供
する。【構成】キャッシュメモリ７およびバックアップメモ
リ８を備えたディスクコントローラ３において、バック
アップメモリ８には、不揮発性メモリ９、メモリ制御部
１０および誤り制御のための冗長データ処理部１１とと
もにダミーリード制御部１６が設けられ、ダミーリード
制御部１６では不揮発性メモリ９のアイドル期間中に不
揮発性メモリ９内のデータを読み出すダミーリード要求
信号および読み出しアドレスを生成し、メモリ制御部１
０ではダミーデータのためのメモリ読み出し制御を行
う。その結果、不揮発性メモリ９から読み出したデータ
は、冗長データ処理部１１でデータのエラーチェックが
行われ、アクセス頻度の比較的低いバックアップメモリ
８内のデータの信頼性が維持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理技術に関し、特
に、誤り制御のための冗長データを付加することによっ
てメモリにおける格納データの信頼性向上を図る情報処
理技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】近年の情報化社会において、その情報の
データを蓄積する記憶装置の役割りは非常に大きく、そ
の中で、ディスク装置は、高速で信頼性が高いことか
ら、現在では情報処理技術に欠かせない物となってい
る。しかし、更なる高速化，信頼性向上のニーズは高
く、それに対応するために各種技術が考えられている。
例えば、特開昭５９−２２０８５６号公報に開示された
技術では、ディスク装置を制御するディスクコントロー
ラ内に、キャッシュ内におけるディスクへの未書込みデ
ータのディスクアドレスと対応する未書込みデータとを
保持する不揮発性メモリを設けることで、電源断時にお
ける信頼性向上を可能としている。

【０００３】図１２に、従来の情報処理装置の概略ブロ
ック図を示す。

【０００４】１は情報処理を行う中央処理装置、２は情
報を蓄積するディスク装置、３はディスク装置２の制御
を行うディスクコントローラ、５，６はそれぞれディス
クコントローラ３と中央処理装置１，ディスク装置２と
を接続する中央処理装置インタフェース，ディスク装置
インタフェース、７はディスク装置２より高速に読み書
き可能なメモリを内蔵し、ディスク装置２に対して読み
書きするデータを一担メモリに蓄えることによってデー
タの転送を高速化するキャッシュメモリ、８はディスク
装置２に未書き込みのデータをキャッシュメモリ７と２
重書き込みすることによって、電源断時においてもデー
タを保持するバックアップメモリ、１２はアドレス，デ
ータ，制御信号を含むバス、１３はバックアップメモリ
８の制御信号線、１４はアドレスバス、１５はデータバ
ス、９は電源断時にもデータが失われない不揮発性メモ
リ、１０は不揮発性メモリ９の制御を行うメモリ制御
部、１１は不揮発性メモリ９にデータを書き込む時に
は、パリティや、ＥＣＣ（Error Correction Code ）と
いった、誤り検出や誤り訂正等の誤り制御のための冗長
データを付加し、読み出す時には、データが正常かどう
かのチェックを行う冗長データ処理部である。

【０００５】以下、従来の情報処理装置の動作について
示す。

【０００６】まず、データを読み出す場合、ディスク装
置２は、ディスク装置インタフェース６，中央処理装置
インタフェース５を介して中央処理装置１にデータを転
送する。この時、キャッシュメモリ７に対しても、同一
データを書き込む。その後、同一データを読み出す時に
は、ディスク装置２からではなく、より高速に読み書き
可能なキャッシュメモリ７からデータを読み出すこと
で、高速な読み出しスピードを可能としている。

【０００７】次に、データを書き込む場合、中央処理装
置１から、中央処理装置インタフェース５、ディスク装
置インタフェース６を介してディスク装置２にデータを
転送する。しかし、中央処理装置１は、データを書き終
わるまで待つ必要がある。この時、ディスク装置２より
高速に読み書き可能なキャッシュメモリ７にデータを書
き込み、このキャッシュメモリ７にデータを書き終わっ
た時点で、中央処理装置１は次の処理を続行する。上記
キャッシュメモリ７に書き込まれたデータは、その後、
ディスク装置２に書き込まれていく。これによって、高
速な書き込みスピードを可能としている。

【０００８】この時、キャッシュメモリ７に書き込まれ
るデータ、すなわちディスク装置２に未書き込みのデー
タは、バックアップメモリ８に対しても同時に書き込ま
れる。もし、バックアップメモリ８が無い場合、ディス
クコントローラ３の電源が途中で切れた時、ディスク装
置２に未書き込みで、キャッシュメモリ７に蓄えられて
いたデータは、永久に失われてしまう。しかし、バック
アップメモリ８を備え、ディスク装置２に対する未書込
みデータを蓄えていた場合、電源断時に対してもデータ
の復旧が可能となる。

【０００９】バックアップメモリ８には、さらに冗長デ
ータを含めたデータを不揮発性メモリ９に書き込むこと
で、信頼性を高めたものがある。

【００１０】図１３に従来のバックアップメモリのブロ
ック図を示す。

【００１１】２０はメモリ制御信号、２１，２２はデー
タバッファ、２３はパリティ，ＥＣＣといった冗長デー
タを生成する冗長データ生成部、２４は冗長データを含
むデータバス、２５は不揮発性メモリ９から読み出した
データに対し、エラーの有無をチェックするエラー検出
部、２６はエラー信号である。

【００１２】上記回路では、不揮発性メモリ９にデータ
を書き込む時は、パリティ，ＥＣＣといった冗長データ
を冗長データ生成部２３で付加し、読み出す時には、エ
ラー検出部２５で読み出した本来のデータと冗長データ
の演算から、エラーの有無を求める。エラーを検出した
場合には、エラー信号２６に“１”を出力する。上記冗
長データがＥＣＣの場合には、エラー訂正もあわせて行
う。

【００１３】

【発明が解決しようとする課題】しかし、従来、不揮発
性メモリ９のデータに対してエラーチェックを行うの
は、データを読み出す時、すなわち、不意な電源断の後
に電源が復旧し、ディスク装置２に対し、未書き込みで
あったデータを書き込む前のみであり、エラーの早期発
見ができなかった。さらに、冗長データ処理部１１にお
いて、データのエラーが検出された場合、エラーの存在
は確認できるものの、冗長データがパリティの場合に
は、正しいデータが失われ、また、ＥＣＣの場合にも、
当該ＥＣＣの能力を越えた複数データビットがエラーで
あった場合には、エラー訂正できないことがあるという
課題が有った。

【００１４】このように、従来、ＥＣＣ、パリティとい
った冗長データを付加し、信頼性を向上させたメモリに
おいて、データの読み出し時にのみエラー検出が行われ
るため、そのデータが、たとえばバックアップデータの
ように頻繁に読み出すことのない物であった場合、エラ
ーの早期発見は不可能であり、また、エラーが検出でき
ても、発見が遅いことが原因で、正しいデータが失われ
てしまうことがあるという問題があった。

【００１５】本発明の目的は、アクセス頻度の比較的低
いデータを、高い信頼性をもって格納することが可能な
情報処理技術を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１８】すなわち、本発明は、メモリと、このメモ
リに対し、誤り制御のための冗長データを付加したデー
タの書込みおよび読出しを行う誤り制御手段とを含む情
報処理装置において、通常のメモリの読み書きの制御以
外に、メモリに対するデータの読み出し制御を行うダミ
ーリード制御手段を備えるようにしたものである。

【００１９】前記ダミーリード制御手段としては、たと
えば、少なくとも、ダミーリード要求信号を生成するダ
ミーリード要求信号生成手段と、ダミーリードのアドレ
スを生成するアドレスカウンタと、メモリに対するダミ
ーリードと通常の読み書きのアドレスを選択するセレク
タと、ダミーリード要求と通常の読み書きの要求とを調
停するアービトレイション手段とを含む構成とすること
が考えられる。

【００２０】また、前記ダミーリード要求信号生成手段
は、たとえば、メモリに対する読み書きがないアイドル
期間を検出してダミーリード要求信号を生成する動作を
行うことが考えられる。

【００２１】また、前記ダミーリード要求信号生成手段
は、たとえば、定期的にダミーリード要求信号を生成す
る動作を行うことが考えられる。

【００２２】また、前記メモリは、たとえば、データバ
ス，アドレスバス，制御信号のうち、少なくとも一つを
２系統以上有するマルチポートメモリからなる構成とす
ることが考えられる。

【００２３】また、前記メモリは、たとえば、通常のデ
ータバスの他に、シリアルデータバスを持った画像用メ
モリからなる構成とすることが考えられる。

【００２４】たとえば、前記ダミーリード制御手段は、
たとえば、定期的にメモリを読み出し、誤り制御手段に
おいてデータのエラーチェックを行わせる動作を行うソ
フトウェアで構成することが考えられる。

【００２５】また、前記情報処理装置は、たとえば、上
位装置とディスク装置との間に介在して両者間における
情報の授受を制御するディスクコントローラとすること
が考えられる。

【００２６】

【作用】たとえば、ダミーリード要求信号生成部では、
メモリへのデータ書き込みが行われていないアイドル状
態を検出してデータ読み出しの要求を行うダミーリード
要求信号を生成し、アービトレイション部では、通常の
読み書き要求と、上記ダミーリード要求との調停を行
い、アドレスカウンタでは、ダミーリード時のアドレス
を生成し、セレクタでは、ダミーリード時のアドレス
と、通常の読み書きのアドレスとを選択する。

【００２７】以上の動作によって、メモリへのデータの
書き込みが行われていないアイドル期間に、メモリ内の
データを読み出して、データのエラーチェックが行わ
れ、アクセス頻度の比較的少ないバックアップデータ等
におけるエラーの早期発見が可能となる。従って、メモ
リ内のデータに異常があっても、その早期エラー検出に
よって信頼性を向上させることが可能となる。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２９】尚、以下の説明では、異なる図面間におい
て、付与された符号の等しい構成要素、信号は同一のも
のである。

【００３０】（実施例１）図１は、本発明の一実施例で
ある情報処理装置の構成の一例を示す概略ブロック図で
ある。

【００３１】本実施例では、情報処理装置の一例とし
て、中央処理装置１とディスク装置２との間に介在して
両者間における情報の授受を制御するディスクコントロ
ーラ３に適用した場合について説明する。

【００３２】ディスクコントローラ３において、２は情
報を蓄積するディスク装置、３はディスク装置２の制御
を行うディスクコントローラ、５，６はそれぞれディス
クコントローラ３と中央処理装置１，ディスク装置２と
を接続する中央処理装置インタフェース，ディスク装置
インタフェース、７はディスク装置２より高速に読み書
き可能なメモリを内蔵し、ディスク装置２に対して読み
書きするデータを一担メモリに蓄えることによってデー
タの転送を高速化するキャッシュメモリ、８はディスク
装置２に未書き込みのデータをキャッシュメモリ７と２
重書き込みすることによって、電源断時においてもデー
タを保持するバックアップメモリである。

【００３３】また、１２はアドレス，データ，制御信号
を含むバス、１３はバックアップメモリ８の制御信号
線、１４はアドレスバス、１５はデータバス、９は電源
断時にもデータが失われない不揮発性メモリ、１０は不
揮発性メモリ９の制御を行うメモリ制御部、１１は不揮
発性メモリ９にデータを書き込む時には、パリティやＥ
ＣＣといった、誤り検出や誤り訂正等の誤り制御のため
の冗長データを付加し、読み出す時には、データが正常
かどうかのチェックを行う冗長データ処理部である。

【００３４】この場合、バックアップメモリ８には、不
揮発性メモリ９からデータのダミーリード制御を行うダ
ミーリード制御部１６が設けられている。

【００３５】以下、ダミーリード制御部１６を、図２に
示すバックアップメモリ８のブロック図を用いて説明す
る。

【００３６】３０はダミーリード要求信号を生成するダ
ミーリード要求信号生成部、３１は通常の読み書き要求
と、ダミーリード要求との調停を行うアービトレイショ
ン部、３２はダミーリード時のメモリアドレスを生成す
るアドレスカウンタ、３３はダミーリード時のアドレス
と、通常の読み書き時のアドレスを選択するセレクタ、
３４はアービトレイション部３１によって調停した結
果、メモリ制御部１０に対するメモリの読み書きの要求
を行うライト／リード要求信号、３５はダミーリード要
求信号、３６はダミーリードアドレスバス、３７はアド
レスバスである。

【００３７】まず、通常動作について、説明する。

【００３８】図１３で示した従来のバックアップメモリ
と同様、データの書き込みは、ディスク装置２に対する
未書き込みのデータをキャッシュメモリ７と共にバック
アップメモリ８にも書き込む。

【００３９】アドレスバス３７には、セレクタ３３によ
ってアドレスバス１４をそのまま出力し、メモリ制御部
１０は制御信号線１３から、メモリの書き込み制御信号
を生成してメモリ制御信号２０に出力し、不揮発性メモ
リ９の制御を行う。そして、冗長データ処理部１１で冗
長データの付加されたデータが不揮発性メモリ９に書き
込まれる。

【００４０】データの読み出しも、不意な電源断後、従
来と同様に行われる。

【００４１】次に、ダミーリード時について説明する。

【００４２】ダミーリード要求信号生成部３０では、ダ
ミーリード要求信号３５にパルス信号を出力し、アービ
トレイション部３１では、該パルス信号と、制御信号線
１３の通常の読み書き要求信号とを調停して、リード／
ライト要求信号３４に対し、メモリの読み書き要求信号
を出力する。更にアドレスカウンタ３２のクロック入力
にパルス信号を与え、アドレスカウンタ値をインクリメ
ントし、ダミーリードアドレスバス３６に出力する。ダ
ミーリード時には、セレクタ３３によって、アドレスバ
ス３７にダミーリードアドレスバス３６の値がそのまま
出力される。

【００４３】上記動作のくり返しによって、不揮発性メ
モリ９の全てのメモリ空間に対してダミーリードが行わ
れ、読み出されたデータは冗長データ処理部１１におい
て、エラーチェックが行われる。

【００４４】尚、アドレスカウンタ３２は、値の大きく
なるアップカウンタでも良いし、逆のダウンカウンタで
も良い。

【００４５】以下、ダミーリード要求信号生成部３０の
詳細について説明する。

【００４６】図３は、一定期間、バックアップメモリ８
に対する読み書きが行われていないことを検出してパル
ス信号を生成する、ダミーリード要求信号生成部３０の
構成の一例を示す第１のブロック図である。

【００４７】４０はメモリに対する読み書きが行われな
い時、アイドル状態であると決定するために直前の書き
込みからの期間を設定するアイドル時間設定レジスタ、
４５はアイドル時間出力、４１はカウンタ、４６はカウ
ンタ出力、４２はアイドル時間出力４５とカウンタ出力
４６とを比較し、一致した時に“１”を出力する比較回
路、４７は比較出力、４３はパルス信号を生成し、ダミ
ーリード要求信号３５とするパルス信号生成部、４４は
カウンタ４１のクリア信号４８を生成するクリア信号生
成部、４９はクロック信号、５０はバックアップメモリ
８へのライト信号である。このうち、パルス信号生成部
４３，クリア信号生成部４４は、それぞれ図４，図５に
示す回路で構成できる。

【００４８】以下、本回路の動作を図６に示すタイミン
グチャート図を用いて説明する。

【００４９】まず、アイドル時間設定レジスタ４０に
“ｎ”を設定する。カウンタ出力４６はクロック信号４
９によってインクリメントされ、アイドル時間出力４５
と等しい“ｎ”になると、比較出力４７に“１”を出力
し、パルス信号生成部４３では、ダミーリード要求信号
３５に対し“１”を出力する。同様に、クリア信号生成
部４４では、クリア信号４８に対し“１”を出力し、そ
の結果、カウンタ出力４６は、クリアされて“０”とな
る。その後、カウンタ出力４６は、クロック信号４９が
“１”になるたびに、インクリメントしていく。

【００５０】カウンタ出力４６が“ｎ”になる前にバッ
クアップメモリ８に対する書き込みが発生すると、ライ
ト信号５０が“１”となる。これによって、クリア信号
４８は“１”となり、カウンタ出力４６はクリアされ
て、“０”となる。その後、カウンタ出力４６は、クロ
ック信号４９が“１”になるたびにインクリメントさ
れ、再度、バックアップメモリ８に対する書き込みが発
生しなければ、カウンタ出力４６が“ｎ”になるたびに
ダミーリード要求信号３５が“１”となる。

【００５１】以上動作をまとめると、バックアップメモ
リ８に対する書き込みが行なわれている時には、ダミー
リード要求信号３５は“０”を保ち、一定期間書き込み
が発生しない場合は定期的にダミーリード要求信号３５
が“１”となる。これによって、一定期間、バックアッ
プメモリ８に対する書き込みが行われない場合は、アイ
ドル状態であると判断し、ダミーリード、すなわちメモ
リデータのエラーチェックが行われる。従って、従来電
源断にならないとメモリデータに対するエラーチェック
が行われなかったのに対し、アイドル時は常にエラーチ
ェックを行うため、スピードが劣化することなく信頼性
が向上する。

【００５２】尚、本回路で、ライト信号５０は削徐して
も良い。この場合、バックアップメモリ８への書き込み
発生の有無に関係なく、定期的にダミーリードが行われ
ることになる。また、ライト信号５０のかわりに、リー
ド信号や、ライト信号とリード信号を論理和した信号を
与えても良い。この場合、バックアップメモリ８に対し
て読み出しが行われないことや、読み書きが行われない
ことで、アイドル状態であると判断する。

【００５３】また、アイドル時間設定レジスタ４０は、
中央処理装置１が書き込むことのできるレジスタでも良
いし、ハードウェアで設定した固定値でもよい。

【００５４】図７は、一定期間、バックアップメモリ８
に対する読み書きが行われていないことを検出してパル
ス信号を生成する、ダミーリード要求信号生成部３０の
他の構成例を示す第２のブロック図である。

【００５５】５２はロード機能を有したダウンカウン
タ、５３はロード信号生成部、５４はロード信号であ
る。その他は図３に示したブロック図と同じ構成であ
る。このうち、パルス信号生成部４３，ロード信号生成
部５３は、それぞれ図４，図８に示す回路で構成でき
る。

【００５６】以下、本回路の動作を図９に示すタイミン
グチャート図を用いて説明する。

【００５７】まず、アイドル時間設定レジスタ４０に
“ｎ”を設定する。ダウンカウンタ５２はクロック信号
４９が“１”になるたびにデクリメントし、カウンタ出
力４６が“０”になると、比較出力４７に“１”を出力
し、パルス信号生成部４３では、ダミーリード要求信号
３５に対し、“１”を出力する。同様に、ロード信号生
成部５３では、ロード信号５４に対し“１”を出力し、
その結果、カウンタ出力４６は、アイドル時間出力４５
の値“ｎ”が出力される。その後、カウンタ出力４６
は、クロック信号４９が“１”になるたびにデクリメン
トする。ダウンカウンタ５２が“０”になる前にバック
アップメモリ８に対する書き込みが発生すると、ライト
信号５０が“１”となり、それによってロード信号５４
は“１”を出力し、カウンタ出力４６はロードされて、
“ｎ”となる。その後、カウンタ出力４６は、クロック
信号４９が“１”になるたびにデクリメントされ、再
度、バックアップメモリ８に対する書き込みが発生しな
ければ、カウンタ出力が“０”になるたびにダミーリー
ド要求信号３５が“１”となる。

【００５８】以上の動作をまとめると、図３で説明した
回路と同様、バックアップメモリ８に対して書き込みが
行なわれている時には、ダミーリード要求信号は“０”
を保ち、一定期間書き込みが発生しない場合は定期的に
ダミーリード要求信号が“１”となる。これによって、
一定期間、バックアップメモリ８に対する書き込みが行
われない場合は、アイドル状態であると判断し、ダミー
リード、すなわちメモリデータのエラーチェックが行わ
れる。これによってスピードが劣化することなく信頼性
が向上する。

【００５９】尚、本回路で、ライト信号５０は削徐して
も良い。この場合、バックアップメモリ８への書き込み
発生の有無に限らず、定期的にダミーリードが行われる
ことになる。また、ライト信号５０のかわりに、リード
信号や、ライト信号とリード信号を論理和した信号を与
えても良い。この場合、メモリに対して読み出しが行わ
れないことや、読み書きが行われないことで、アイドル
状態であると判断する。

【００６０】また、アイドル時間設定レジスタ４０は、
中央処理装置が書き込むことのできるレジスタでも良い
し、ハードウェアで設定した固定値でもよい。

【００６１】（実施例２）次に、本発明の他の実施例で
ある情報処理装置におけるバックアップメモリの例を、
図１０に示すバックアップメモリのブロック図を用いて
説明する。

【００６２】本実施例では、不揮発性メモリ９Ａには、
データバス，アドレスバス，制御信号のうち、少なくと
も一つを２系統以上有するマルチポートメモリを用い
る。

【００６３】６０は、メモリ制御部１０と同等の回路で
あり、メモリの読み出し制御信号を生成するメモリリー
ド制御部、６１はメモリ制御信号、６２は冗長データを
含むデータバス、６３はエラー検出部２５と同一回路で
あるエラー検出部、６４はエラー出力である。アドレス
バス１４，メモリ制御信号２０，データバス２４によっ
て、第一のバスを、ダミーリードアドレスバス３６，メ
モリ制御信号６１，データバス６２によって第二のバス
を構成し、それぞれ独立してメモリの読み書きが可能で
ある。

【００６４】まず、通常の読み書き動作については、図
１３で説明した従来のバックアップメモリのブロック図
で説明した動作と同一であり、第一のバスからのメモリ
の読み書きが行われる。

【００６５】次に、ダミーリード時の動作については、
第二のバスから以下の動作によって行う。

【００６６】ダミーリード要求信号生成部３０では、ダ
ミーリード要求信号３５にパルス信号を出力し、メモリ
リード制御部６０に対してメモリの読み出し要求をする
と共にアドレスカウンタ３２をインクリメントする。メ
モリリード制御部６０ではメモリ読み出しの制御信号を
生成し、アドレスカウンタ３２からダミーリードアドレ
スバス３６へのカウンタ出力は、不揮発性メモリ９に対
してのアドレスとなる。これによって、不揮発性メモリ
９Ａのデータは、データバス６２に出力され、エラー検
出部６３でエラーチェックを行い、エラーが検出される
と、エラー出力６４に“１”が出力される。

【００６７】上記動作のくり返しによって、不揮発性メ
モリ９Ａは、全メモリ空間のデータに対し、エラーの有
無がチェックされることになる。

【００６８】また、エラーが検出された場合には、再度
データの書き込みを行い、それでもエラーとなる場合に
は、バックアップメモリ８を交換することで対処でき
る。エラーが検出された時点ては、データは失われない
ので、信頼性が向上する。

【００６９】（実施例３）次に、本発明のさらに他の実
施例である情報処理装置におけるバックアップメモリの
一例を、図１１に示すバックアップメモリのブロック図
を用いて説明する。

【００７０】この実施例の場合、不揮発性メモリ９Ｂに
は、通常のデータバスの他にシリアルデータバスを持
ち、シリアルにデータを読み出すことのできる画像用メ
モリを用いる。

【００７１】７０はシリアルデータバス、７１はシリア
ルデータをパラレルデータに変換するシリアルパラレル
変換部、７２はパラレルデータバスである。

【００７２】まず、通常の読み書き動作については、図
２で説明したバックアップメモリのブロック図と同一で
あり、データバス２４から読み書きを行う。

【００７３】次に、ダミーリード時の動作について説明
する。

【００７４】図２で説明したバックアップメモリのブロ
ック図における動作と同様、まず、リード／ライト要求
信号３４に対し、ダミーリードのためのメモリ読み出し
要求信号を出力する。更に、ダミーリード用のアドレス
をアドレスバス３７に出力する。メモリ制御部１０は不
揮発性メモリ９Ｂに対してシリアルリードの制御信号を
メモリ制御信号２０に出力し、その結果、シリアルデー
タバス７０にはシリアルデータが出力される。該データ
は、シリアルパラレル変換部７１でパラレルデータに変
換され、エラー検出部６３でエラーチェックが行われ
る。そして、エラーが検出されると、エラー出力６４に
“１”が出力される。

【００７５】上記動作のくり返しによって、不揮発性メ
モリ９Ｂは、全メモリ空間のデータに対し、エラーの有
無がチェックされることになる。

【００７６】また、エラーが検出された場合には、再度
データの書き込みを行い、それでもエラーとなる場合に
は、バックアップメモリ８を交換することで対処でき
る。エラーが検出された時点ては、データは失われるこ
とはないので、信頼性が向上する。

【００７７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００７８】本発明の情報処理装置において、不揮発性
メモリ９は、電源電圧の付加なしにデータを保持するメ
モリの他に、単に電源電圧の付加によってデータを保持
するメモリ、またはダイナミックＲＡＭ（以下、ＤＲＡ
Ｍと称す）のようにリフレッシュ制御が必要なものが使
用できる。ＤＲＡＭはコンデンサにデータを蓄えるの
で、リフレッシュ制御を定期的に行うことで、上記コン
デンサに対して充電し、データを保持する。しかし、リ
フレッシュ制御は読み出し動作で代用可能のため、本発
明のダミーリード制御部の回路でダミーリード行い、ダ
ミーリードをリフレッシュ制御として機能させても良
い。

【００７９】また、上述の実施例の説明では、頻繁に読
み出す必要のないメモリの例として、バックアップメモ
リをあげたが、電源が切れるとデータが消えてしまうメ
モリや、二重書き込みを行わないメモリ等でも、情報処
理装置において、パリティやＥＣＣといった冗長データ
を付加した形式でデータを保持するメモリを有するあら
ゆる情報処理装置に対して適用できる。この場合、ダミ
ーリード制御手段を付加すれば、エラーの早期発見が可
能となる。

【００８０】また、上述の実施例の説明では、一例とし
てハードウェア回路を備えることによってダミーリード
を行い、信頼性向上を可能としたが、ソフトウェアで定
期的にバックアップメモリの読み出しを行い、エラーの
検出をしても良い。例えば、夜間になると、バックアッ
プメモリを読み出すプログラムを付加しても良いし、バ
ックアップメモリに対する書き込みのアイドル期間をソ
フトウェアで検出し、その期間にバックアップメモリの
データを読みだして、エラーのチェックを行うプログラ
ムを付加しても良い。

【００８１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８２】本発明の情報処理装置によれば、誤り制御
のための冗長データを付加したデータの書込みおよび読
出しが行われるメモリにおいて、たとえば、バックアッ
プデータなどのように、アクセス頻度の比較的低い、頻
繁に読む必要のないデータに異常があった場合でも、エ
ラーの早期発見と、データの信頼性向上が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である情報処理装置の構成の
一例を示す概略ブロック図である。

【図２】そのバックアップメモリの構成の一例を示すブ
ロック図である。

【図３】図２に例示されるバックアップメモリを構成す
るダミーリード要求信号生成部の構成の一例を示す第１
のブロック図である。

【図４】図２に例示されるバックアップメモリを構成す
るパルス信号生成部の構成の一例を示すブロック図であ
る。

【図５】図２に例示されるバックアップメモリを構成す
るクリア信号生成部の構成の一例を示すブロック図であ
る。

【図６】図２に例示されるバックアップメモリを構成す
るダミーリード要求信号生成部の作用の一例を示す第１
のタイミングチャート図である。

【図７】図２に例示されるバックアップメモリを構成す
るダミーリード要求信号生成部の構成の一例を示す第２
のブロック図である。

【図８】図７に例示されるダミーリード要求信号生成部
を構成するロード信号生成部の構成の一例を示すブロッ
ク図である。

【図９】図７に例示されるダミーリード要求信号生成部
の作用の一例を示す第２のタイミングチャート図であ
る。

【図１０】本発明の他の実施例である情報処理装置にお
けるバックアップメモリの構成の一例を示すブロック図
である。

【図１１】本発明のさらに他の実施例である情報処理装
置におけるバックアップメモリの構成の一例を示すブロ
ック図である。

【図１２】従来の情報処理装置の概略ブロック図であ
る。

【図１３】従来のバックアップメモリの一例を示すブロ
ック図である。

【符号の説明】

１中央処理装置２ディスク装置３ディスクコントローラ５中央処理装置インタフェース６ディスク装置インタフェース７キャッシュメモリ８バックアップメモリ９不揮発性メモリ９Ａ不揮発性メモリ９Ｂ不揮発性メモリ１０メモリ制御部１１冗長データ処理部（誤り制御手段）１２バス１３制御信号線１４アドレスバス１５データバス１６ダミーリード制御部（ダミーリード制御手段）２０メモリ制御信号２１データバッファ２２データバッファ２３冗長データ生成部２４データバス２５エラー検出部２６エラー信号３０ダミーリード要求信号生成部３１アービトレイション部３２アドレスカウンタ３３セレクタ３４リード／ライト要求信号３５ダミーリード要求信号３６ダミーリードアドレスバス３７アドレスバス４０アイドル時間設定レジスタ４１カウンタ４２比較回路４３パルス信号生成部４４クリア信号生成部４５アイドル時間出力４６カウンタ出力４７比較出力４８クリア信号４９クロック信号５０ライト信号５２ダウンカウンタ５３ロード信号生成部５４ロード信号６０メモリリード制御部６１メモリ制御信号６２データバス６３エラー検出部６４エラー出力７０シリアルデータバス７１シリアルパラレル変換部７２パラレルデータバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者小野寺進神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内

Claims

【特許請求の範囲】

【請求項１】メモリと、このメモリに対し、誤り制御
のための冗長データを付加したデータの書込みおよび読
出しを行う誤り制御手段とを含む情報処理装置であっ
て、通常の前記メモリの読み書きの制御以外に、前記メ
モリに対する前記データの読み出し制御を行うダミーリ
ード制御手段を具備したことを特徴とする情報処理装
置。