JPH02134804A - 容量素子 - Google Patents
容量素子Info
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- JPH02134804A JPH02134804A JP28945988A JP28945988A JPH02134804A JP H02134804 A JPH02134804 A JP H02134804A JP 28945988 A JP28945988 A JP 28945988A JP 28945988 A JP28945988 A JP 28945988A JP H02134804 A JPH02134804 A JP H02134804A
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Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は容量素子に間する。
従来の容量素子の製造方法について図面を参照して説明
する。
する。
第２図（ａ）〜（Ｃ）は従来の容量素子の製造方法を説
明するための工程順に示した断面図である。
明するための工程順に示した断面図である。
まず、第２図（ａ＞に示すように、絶縁体基板１の上に
導電体で下部電極７を形成する。
導電体で下部電極７を形成する。
次に、第２図（ｂ）に示すように、誘電体膜８を形成す
る。
る。
次に、第２図（Ｃ）に示すように、上部電極９を形成す
る。
る。
上述した従来の製造方法において、容量素子を製造する
場合、誘電体膜の誘電率から計算され期待される容量に
対して、製造された素子の実際の容量が低くなることが
ある。
場合、誘電体膜の誘電率から計算され期待される容量に
対して、製造された素子の実際の容量が低くなることが
ある。
この−例として、下部電極にリンが添加された多結晶シ
リコン、誘電体膜として多結晶チタン酸バリアム、上部
電極としてアルミニウムを用いた場合がある。
リコン、誘電体膜として多結晶チタン酸バリアム、上部
電極としてアルミニウムを用いた場合がある。
下部電極と上部電極から決まる容量部面積を１０ 、０
００μｍ２、多結晶チタン酸バリウムの膜厚を３００ｎ
ｍとすると、多結晶チタン酸バリウムの比誘電率２００
を用いて、容量は Ｃ＝εε。Ｓ／ｄ ε：比誘電率 ε。：真空誘電率（＝ ８．８４Ｘ １Ｏ−１２Ｆ／ｍ
）Ｓ：容量部面積 ｄ：誘電体膜厚 の式より５９ｐＦと計算される。しかしながら、測定値
は３１ｐＦであった。
００μｍ２、多結晶チタン酸バリウムの膜厚を３００ｎ
ｍとすると、多結晶チタン酸バリウムの比誘電率２００
を用いて、容量は Ｃ＝εε。Ｓ／ｄ ε：比誘電率 ε。：真空誘電率（＝ ８．８４Ｘ １Ｏ−１２Ｆ／ｍ
）Ｓ：容量部面積 ｄ：誘電体膜厚 の式より５９ｐＦと計算される。しかしながら、測定値
は３１ｐＦであった。
また、多結晶チタン酸のバリウム膜厚を５００ｎｍ、他
の条件を上記条件と同じにした場合、計算値は３５９Ｆ
、測定値は２３ｐＦとなった。
の条件を上記条件と同じにした場合、計算値は３５９Ｆ
、測定値は２３ｐＦとなった。
以上の計算値と測定値の食い違いは、多結晶チタン酸バ
リウム以外に誘電体が存在するためである。すなわち、
下部電極多結晶シリコン膜の表面が酸化シリコンに変質
しているからである。このため、チタン酸バリウムによ
る容量部と酸化シリコンによる容量部が直列に接続され
ていると見なされ、実質的に期待される容量値よりも小
さくなる。
リウム以外に誘電体が存在するためである。すなわち、
下部電極多結晶シリコン膜の表面が酸化シリコンに変質
しているからである。このため、チタン酸バリウムによ
る容量部と酸化シリコンによる容量部が直列に接続され
ていると見なされ、実質的に期待される容量値よりも小
さくなる。
酸化シリコンの比誘電率を３．８、膜厚を５ｎｍとすれ
ば、酸化シリコンによる容量は６７ｐＦと計算される。
ば、酸化シリコンによる容量は６７ｐＦと計算される。
これを
Ｃｏ Ｃｓ ＣＢ
ｃｏ＝測定容量
Ｃ５：酸化シリコンによる容量
ＣＢ ：チタン酸バリウムによる容量
に代入すれば上記の食い違いが説明できる。
下部電極表面の変質層（上記例ではシリコン酸化膜）は
、下部電極表面の自然酸化、もしくは誘電体膜形成時（
例えばスパッター法による形成）にチタン酸バリウムを
構成する酸素による下部電極の酸化によるものと考えら
れる。
、下部電極表面の自然酸化、もしくは誘電体膜形成時（
例えばスパッター法による形成）にチタン酸バリウムを
構成する酸素による下部電極の酸化によるものと考えら
れる。
本発明の容量素子は、導電体の下部電極と、該下部電極
上に設けられた窒化チタン膜と、該窒化チタン膜上に設
けられｆＳ誘電体膜と、該誘電体膜上に設けられた導電
体の上部電極とを含んで構成される。
上に設けられた窒化チタン膜と、該窒化チタン膜上に設
けられｆＳ誘電体膜と、該誘電体膜上に設けられた導電
体の上部電極とを含んで構成される。
第１図（ａ）〜（ｄ）は本発明の一実施例を製造する方
法を説明するための工程順に示した断面図である。
法を説明するための工程順に示した断面図である。
まず、第１図（ａ）に示すように、絶縁体基板１の上に
ＣＶＤ法により多結晶シリコン膜２を５００ｎｍのＪ７
さに形成し、周知の方法でリンを拡散添加し、更に周知
の方法で選択的にエツチングし、下部電極を形成する。
ＣＶＤ法により多結晶シリコン膜２を５００ｎｍのＪ７
さに形成し、周知の方法でリンを拡散添加し、更に周知
の方法で選択的にエツチングし、下部電極を形成する。
次に、水で１１５０に希釈しなフッ酸に１分間浸漬する
ことにより多結晶シリコン膜２の表面の自然酸化膜を除
去した後、スパッタ法により窒化チタン膜３を３０ｎｍ
の厚さに形成する。
ことにより多結晶シリコン膜２の表面の自然酸化膜を除
去した後、スパッタ法により窒化チタン膜３を３０ｎｍ
の厚さに形成する。
次に、第１図（ｂ）に示すように、スパッタ法によりチ
タン酸バリウム膜４を３００ｎｍの厚さに形成し、周知
の方法で選択的にエツチングすることにより、誘電体膜
を形成する。
タン酸バリウム膜４を３００ｎｍの厚さに形成し、周知
の方法で選択的にエツチングすることにより、誘電体膜
を形成する。
次に、第１図（ｃ）に示すように、チタン酸バリウム膜
４をマスクに周知の方法で窒化チタン３を選択エツチン
グする。
４をマスクに周知の方法で窒化チタン３を選択エツチン
グする。
次に、第１図（ｄ）に示すように、スパッタ法によりア
ルミニウム膜５を１μｍの厚さに形成し、周知の方法で
アルミニウムＭ５を選択的にエツチングし、上部電極を
形成することにより、容量素子が形成される。
ルミニウム膜５を１μｍの厚さに形成し、周知の方法で
アルミニウムＭ５を選択的にエツチングし、上部電極を
形成することにより、容量素子が形成される。
上記実施例では、下部電極にリンをドープした多結晶シ
リコン膜を用いたが、この代りにモリブデン、タングス
テン等の他の膜を用いても良い。
リコン膜を用いたが、この代りにモリブデン、タングス
テン等の他の膜を用いても良い。
以上説明した様に、本発明は、下部電極表面に耐酸化性
の窒化チタン膜を形成して下部電極の酸化を防止したの
で、容量値の低下の発生を防ぐ効果がある。
の窒化チタン膜を形成して下部電極の酸化を防止したの
で、容量値の低下の発生を防ぐ効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図、第２図（ａ）〜
（ｃ）は従来の容量素子の製造方法を説明するための工
程Ｉｌｌαに示した断面図である。 １・・・絶縁体基板、２・・・多結晶シリコン膜、３・
・・窒化チタン膜、 ４・・・チタン酸バリウム膜、 ５・・・ア ルミニウム膜、 ７・・・下部電極、 ８・・・誘電体膜、 ・・・上部電極。
説明するための工程順に示した断面図、第２図（ａ）〜
（ｃ）は従来の容量素子の製造方法を説明するための工
程Ｉｌｌαに示した断面図である。 １・・・絶縁体基板、２・・・多結晶シリコン膜、３・
・・窒化チタン膜、 ４・・・チタン酸バリウム膜、 ５・・・ア ルミニウム膜、 ７・・・下部電極、 ８・・・誘電体膜、 ・・・上部電極。
Claims (1)
- 導電体の下部電極と、該下部電極上に設けられた窒化
チタン膜と、該窒化チタン膜上に設けられた誘電体膜と
、該誘電体膜上に設けられた導電体の上部電極とを含む
ことを特徴とする容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28945988A JPH02134804A (ja) | 1988-11-15 | 1988-11-15 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28945988A JPH02134804A (ja) | 1988-11-15 | 1988-11-15 | 容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134804A true JPH02134804A (ja) | 1990-05-23 |
Family
ID=17743540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28945988A Pending JPH02134804A (ja) | 1988-11-15 | 1988-11-15 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0800187A3 (en) * | 1992-04-20 | 2005-09-14 | Texas Instruments Incorporated | Electrodes for high dielectric constant materials |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074556A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | キヤパシタ |
-
1988
- 1988-11-15 JP JP28945988A patent/JPH02134804A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074556A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | キヤパシタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0800187A3 (en) * | 1992-04-20 | 2005-09-14 | Texas Instruments Incorporated | Electrodes for high dielectric constant materials |
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