KR100280565B1 - 금속 대 금속 캐패시터의 집적화 공정 - Google Patents
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Abstract
본 발명은 도전성 다결정 재료 위에 형성된 기초 유전체를 포함하는 선행 레벨을 갖는 집적 회로 구조에 이용되는, 제 1 및 제 2 전극과, 그 사이에 형성된 캐패시터 유전체를 포함하는 캐패시터를 제공한다. 제 1 전극은 선행 레벨위에 직접 형성되고, 제 1 및 제 2 전극의 공통 영역을 지나 연장되며, 공통 영역 외측에서 캐패시터를 선행 레벨에 접속한다. 캐패시터는 선행 레벨과 전기적으로 직접 접촉되지 않는다. 즉, 캐패시터는, 공통 영역내에서 캐패시터 자체로부터 직접 연장되는 다른 상호접속 구조 또는 윈도우에 의해 선행 레벨에 연결되지 않는다. 선행 레벨에 대한 캐패시터의 전기적 접속은 캐패시터의 공통 영역 외측에 형성된다.
Description
본 발명은 전반적으로 반도체 제조에 관한 것으로, 보다 상세하게는 집적 회로와 그 제조 방법에 관한 것이다.
캐패시터는 전자 디바이스 분야에서 전하 축적용으로 널리 사용되고 있다. 이러한 캐패시터는 절연체로 분리된 두 개의 도전판을 필수적으로 포함한다. 정전 용량 또는 인가된 전압에 대해 캐패시터에 의해 유지되는 전하량은 패러드(farad) 단위로 측정되며, 도전판의 크기, 도전판간의 거리, 및 절연체의 유전율값에 의존한다. 캐패시터는 필터, 메모리내의 아날로그-디지털 변환기(analog-to-digital converter;ADC), 그리고 다양한 제어 응용 분야에서 사용된다.
집적 회로내의 캐패시터는 통상 폴리실리콘, 금속 대 폴리실리콘, 또는 금속 대 폴리사이드 구조로 제조된다. 대부분의 응용 분야에, 아날로그-디지털 변환기(ADC)에서와 같이, 인가되는 전압에 따라 변화하지 않는 정전 용량을 갖는 캐패시터가 요구된다. 인가 전압에 대한 정전 용량의 변동 정도를 정전 용량의 전압 계수(voltage coefficient of capacitance;VOC)라고 칭하며, 수 ppm(parts per million)으로 측정된다. 일반적으로, 집적 회로에 이용되는 VOC 캐패시터는 영(zero)(50∼300ppm)이 아니며, 영인 것이 바람직하다. VOC의 전압에 대한 변동이 영은 아니지만, 전압의 함수라고 가정하는 영위법(null method)을 이용하는 회로 기법들이 있지만, 이러한 가정은 집적 회로 캐패시터에서는 성립하지 않는다. 또한, 이러한 기법들은 ADC의 정밀도와 분해능을 증가시키지만, 칩 면적을 낭비하며, 따라서, 칩 제조 비용을 상승시킨다. 캐패시터의 VOC가 수 ppm 미만인 경우에는, 널 회로 기법(null circuit technique)을 사용할 필요가 없으므로, 회로 구조의 복잡성 및 제조 비용이 감소된다.
패터슨(Paterson) 등의 미국 특허 제 5,108,941 호에는, 폴리실리콘형 캐패시터에 비해 저VOC를 갖는 금속 대 금속 폴리실리콘형 캐패시터를 제조하는 방법이 개시된다. 패터슨 등의 제조 방법에서는, 필드 산화물 구조 상부에 캐패시터의 하부판(bottom plate)이 형성되며, 이러한 하부판 위에 다층 유전체가 침착된다. 다층 유전체를 캐패시터 영역으로부터 제거하고, 저압 화학적 기상 증착(low pressure chemical vapor deposition;LPCVD)에 의해 노출된 하부판과 다층 유전체 위에 산화물/질화물 유전체를 침착시킨다. 바람직하게는, 콘택트 에칭에 앞서 티타늄/텅스텐으로 된 제 1 층이 침착되며, 콘택트에 대한 해자(moat) 및 분리용 폴리실리콘이 형성된다. 금속이 전체적으로 스퍼터링되고, 금속과 티타늄/텅스텐을 세정하여, 콘택트 홀을 채운 금속과 티타늄/텅스텐 및 금속 상부 플레이트를 갖는 캐패시터가 형성된다.
종래 디바이스와 관련된 그 밖의 단점은, 의도한 캐패시터(intended capacitor)와 기생 캐패시터(parasitic capacitor)가 집적 회로내에서 너무 가깝게 배치될 경우 발생하는 기생 정전 용량(parasitic capacitance)을 포함한다. 통상적인 설계 구조는, 그 크기의 제한으로 인해, 계획된 캐패시터와 기생 캐패시터간에 상대적으로 큰 이격 거리를 제공하지 못한다. 게다가, 캐패시터는 통상 집적 회로 디바이스내의 선행 레벨상에 위치한 폴리실리콘에 직접 연결된다. 또한, 통상적인 캐패시터 설계 구조에서는, 캐패시터와 관련된 면이 통상 평면이 아니므로, 유전체가 캐패시터 영역상에 불균일하게 부착될 수도 있는데, 이것은 캐패시터의 파괴 전압을 조장하는 결과를 낳을 수도 있다.
어떠한 제조 공정에 있어서도, 제조 공정상의 장점은 간편성에 있다. 따라서, 특히 제조 단계를 제거하여 인건비와 고가의 제조 장비에 대한 필요성을 감소시킨다면, 보다 적은 공정 단계들을 사용하면서, 동일한 재료 비용으로 동일한 또는 보다 좋은 성능의 제품을 얻을 수 있는 제조 방법이 매우 바람직하다. 제조 공정에서 이미 사용되고 있는 재료로 제조된 새로운 구조물이 바람직한데, 그 이유는, 이러한 구조가 재료 개발 노력과 고가의 제조 장비에 대한 필요성을 절감시키기 때문이다.
집적 회로 제조에 대한 공정 단계에서의 유연성을 지니는 것이 또한 바람직하다. 특히, 모듈 제조 공정, 즉, 공정 순서를 변경시키지 않고 기존의 디지털 공정에 대한 선택 사양으로서 추가될 수 있는 공정에 의해 캐패시터를 형성하는 것이 매우 유리하다. 미국 특허 제 5,108,9541 호에서 개시된 바와 같이, 폴리실리콘상의 규화물("실리사이드(silicide)") 금속을 사용할 경우, 최적의 전압 안정성을 얻으려면 전체 폴리실리콘층을 규화시켜야 한다. 그러나, 첨예하게 규화시키는 것은, 처리 공정의 유연성을 감소시킨다. 예를 들어, 이러한 목적으로 집적 회로의 규화물 구조의 어닐링(annealing), 확산(diffusion), 불순물 주입(driving in dopants), 레벨간 유전체의 연마(smoothing interlevel dielectrics)등과 같은 열 처리는, 약 850℃ 이하의 온도로 제한된다. 따라서, 집적 회로 제조의 여러 단계에서, 850℃ 이상의 온도를 사용하여, 낮은 VOC 캐패시터를 형성할 수 있게 하는 것이 바람직할 것이다.
본 발명은 기존의 기초 유전체층을 포함하는 갖는 집적 회로 구조에 이용가능한, 제 1 및 제 2 전극과, 그 사이에 형성된 캐패시터 유전체를 포함하는 캐패시터를 제공한다. 제 1 전극은 선행 레벨 위에 직접 형성되며, 제 1 전극의 일부를 제 2 전극과 오버랩시켜 공통 영역(common area)을 형성한다. 제 1 전극은, 제 1 및 제 2 전극의 공통 영역을 넘어 연장되며, 공통 영역 외측의 종래 유전체층에 캐패시터를 접속시킨다. 종래 유전체층으로의 캐패시터의 전기적 접속은 캐패시터의 공통 영역 외측에 형성된다.
일실시예에서, 캐패시터는 실질적으로 평평하다. 이러한 실시예에서, 제 1 및 제 2 전극과 캐패시터 유전체는 실질적으로 평탄한 표면, 바람직하게는 기초 유전체상에 침착된다. 이와 같이 실질적으로 평탄한 표면은 전극과 캐패시터 유전체의 균일한 침착을 가능하게 하며, 이것은 스텝 커버리지와 관련된 파괴 전압 문제를 경감시킨다.
다른 실시예에서, 제 1 전극은 제 1 및 제 2 도전성 재료층으로 이루어진다. 제 1 층은 티타늄으로 바람직하게 이루어지며, 제 2 층은 티타늄 질화물로 바람직하게 이루어진다. 그러나, 당업자에게 공지된 도전성 재료는 다른 예가 사용될 수도 있음을 인지하여야 한다. 제 2 전극은 알루미늄으로 바람직하게 이루어지며, 캐패시터 유전체는 실리콘 이산화물로 바람직하게 이루어진다. 그 밖의 바람직한 실시예에서, 실리콘 이산화물은 플라즈마 강화 화학적 기상 증착에 의해 침착된다.
본 발명의 다른 측면에서, 캐패시터는 공통 영역 외측에 위치한 윈도우에 의해 선행 레벨과 전기적으로 접속된다. 이것은, 캐패시터 자체로부터 직접 연장되는 윈도우에 의해 선행 레벨과 캐패시터를 연결할 필요성을 제거한다. 이러한 측면에 의하면, 집적화된 구조내에서 캐패시터를 임의 레벨에 위치시킴으로써, 기생 정전 용량 문제를 실질적으로 감소시킬 수 있으며, 또한 평탄면상에 캐패시터가 형성될 수 있게 함으로써, 상술한 부수적인 장점들을 갖는 캐패시터를 제공하도록 하는 장점이 있다. 본 특정 실시예의 다른 측면에서, 캐패시터의 제 1 전극은 윈도우내로 연장되어, 캐패시터를 선행 레벨과 간접적으로 연결한다.
다른 실시예에 있어서, 제 1 및 제 2 전극을 동일한 패터닝 및 에칭 공정으로부터 동시에 형성하는데, 이로서 자기 정렬형 캐패시터가 제공된다. 제 1 및 제 2 전극이 동일한 패터닝 및 에칭 공정으로 동시에 형성되기 때문에, 제 2 전극을 제 1 전극으로부터 개별적으로 패터닝 및 에칭할 필요가 없다. 따라서, 집적 회로내의 캐패시터 제조가 훨씬 더 일관성있게 반복될 수 있다.
도 1은 본 명세서에 기술된 방법에 따라 구성된 금속 대 금속 캐패시터 구조의 개략적인 횡단면도,
도 2는 하부 전극상에 침착된 마스킹된 캐패시터 유전체의 개략적인 횡단면도,
도 3은 하부 전극상에 침착된 에칭된 캐패시터 유전체의 개략적인 횡단면도,
도 4는 마스킹된 상부 전극이 그 위에 침착된 도 3에 도시된 디바이스의 개략적인 횡단면도,
도 5는 캐패시터를 형성하기 위해 에칭된 상부 전극과 캐패시터 유전체를 갖는 도 4에 도시된 디바이스의 개략적인 횡단면도,
도 5a는 상부 및 하부 전극을 형성하는데 사용되는 포토레지스트 재료의 개략적인 상부 평면도.
도면의 주요 부분에 대한 부호의 설명
10 : 캐패시터 12 : 집적 회로
14 : 하부 전극 16 : 캐패시터 유전체
18 : 상부 전극 20 : 유전층
22 : 다결정 실리콘층 24 : 필드 산화 유전층
26 : 실리콘 기판 28, 30 : 갭
32, 34 : 포토레지스트부 36 : 금속부
이하, 첨부된 도면과 함께 다음의 상세 설명을 참조하여 본 발명을 보다 완전하게 이해할 수 있을 것이다.
도 1에는, 집적 회로내에 구현될 수도 있는, 본 명세서에 기술된 방법에 따라 구성된 금속 대 금속 캐패시터(10)의 횡단면도가 도시되어 있다. 단지 일부만이 도시된 캐패시터(10)의 전체 구조는 바람직하게는 도 1에 도시한 바와 같이 실질적으로 평탄하며, 집적 회로(12)내에 포함될 수 있다. 다음에 기술되는 이유로 인해, 캐패시터(10)는 실질적으로 평탄한 표면상에 형성되는데, 이것은 캐패시터(10)를 이루는 층들의 보다 균일한 침착을 가능하게 한다. 캐패시터(10)의 실질적으로 평탄한 오리엔테이션은, 캐패시터(10)가 윈도우(window) 또는 비아(via)내에 침착될 때 발생하는 스텝 커버리지(step coverage)와 관련되는 비균일한 침착 문제, 예컨대, 집적 회로(12)내 캐패시터의 전압 파괴와 재연성(reproducibility)에 관한 문제를 제거한다.
캐패시터(10)는 하부 전극(14), 캐패시터 유전체(16) 및 상부 전극(18)으로 이루어진다. 캐패시터(10)는 다결정 실리콘(polycrystalline silicon)(폴리실리콘(polysilicon)) 층(22)상에 침착된 유전층(20)상에 형성된다. 폴리실리콘층(22)은 전형적으로 실리콘 기판(26)위에 배치된 필드 산화물("FOX") 유전층(24)의 상부에 형성된다. 유전층(20), 폴리실리콘층(22) 및 필드 산화물 유전층(24)은 캐패시터(10)에 대해 선행 레벨(prior level)로 구성하는데, 그 이유는 이들 레벨들이 캐패시터(10)가 침착될 수 있는 레벨들이기 때문이다. 하지만, 본 발명의 캐패시터(10) 또는 다수의 캐패시터가 상술한 도 1에 도시된 것 이상의 어떤 후속 레벨(subsequent level)에 부착될 수 있다는 사실을 명확히 이해하여야 한다. 기판은 n형, p형, 또는 당업자에게 공지된 다른 유형의 도핑된 유전체일 수 있다.
일실시예에 나타난 바와 같이, 하부 전극(14)이 집적 회로(12)의 다른 부분으로 연장되는 반면, 상부 전극(18)은 갭(28, 30)에 의해 집적 회로의 다른 부분들로부터 분리되어 있다. 하부 페이트(lower pate)(14)와 상부 전극(18) 영역의 적어도 일부가 오버랩(overlap)되어 캐패시터 영역(10a) 또는 공통 영역(이점 쇄선으로 둘러싸임)을 형성하는데, 이들 영역의 일부는 집적 회로(12)의 선행 레벨과 직접 연결되지 않는다. 보다 넓은 의미로, 캐패시터 영역(10a)은 상부 및 하부 전극(14, 18)의 표면 영역의 공통 교차(intersection) 또는 오버랩으로서 형성된다. 캐패시터(10)는 캐패시터 영역(10a) 외측의 하부 전극(14)과 접촉하는 다른 레벨들과 단지 간접적으로 연결되며, 윈도우 또는 콘택트 개구에 의해 어떤 선행 레벨과도 직접 연결되지 않는다. 바람직한 실시예에서, 캐패시터(10)는 캐패시터 영역(10a) 외측에 위치되며 하부 전극(14)에 접촉하는 윈도우에 의해 선행 레벨과 연결된다. 본 발명의 이러한 측면에 의하면, 윈도우내에 캐패시터(10)를 형성할 필요가 없게 하며, 또한 이것은 그와 관련된 스텝 커버리지 문제를 실질적으로 감소시킨다.
하부 전극(14)은, 전하를 축적하고 도통시키는데 적합한 임의의 금속, 예컨대 알루미늄, 동, 은, 티타늄, 또는 금, 플라티늄, 팔라듐 등과 같은 귀금속(noble metal)으로부터 통상적인 침착 공정에 의해 형성될 수 있다. 그러나, 바람직하게는 하부 전극(14)은 티타늄 질화물(TiN) 층(14b)으로 오버코팅된 티타늄(Ti) 층(14a)으로 이루어지는 다층 구조이다. 약 0.01 마이크론 내지 약 0.05 마이크론 두께 범위의 Ti층(14a)과, 약 0.03 마이크론 내지 약 0.10 마이크론 두께 범위의 TiN층(146)을 갖는 하부 전극(14)은 약 0.04 마이크론 내지 약 0.15 마이크론의 두께 범위일 수 있다.
캐패시터 유전층(16)은 어떤 적절한 유전체, 예컨대, 실리콘 이산화물, 실리콘 질화물 또는 탄탈륨 오산화물로 형성될 수도 있으며, 캐패시터(10)의 전기적 요건들에 따라 약 0.01 마이크론 내지 약 0.10 마이크론 두께 범위일 수 있다.
캐패시터(10)의 상부 전극(18)은 집적 회로상에 캐패시터를 제조하는데 적합한 임의의 금속일 수도 있다. 하지만, 알루미늄이 상부판(top plate)(18)을 제조하는데 바람직한 금속이다. 알루미늄은 선택사양적으로, 예를 들어, 동 또는 실리콘으로 도핑될 수도 있고, 또는 대안적으로 다층 금속 시스템의 일부일 수도 있다.
도 2를 참조하면, 당업자에게 공지된 통상의 처리 공정을 이용하여 폴리실리콘층(22)을 유전층(24)상에 패터닝한다. 국부 산화 또는 침착 공정과 같은 당분야에 공지된 방법으로 유전층(24)을 실리콘 기판(26)상에 형성한다. 그후, 레벨간 유전층(20)을 적절한 패턴으로 침착하여, 폴리실리콘층(22)을 상부 금속으로부터 절연시킨다. 레벨간 유전층(20)은 실리콘 이산화물인 것이 바람직하며, 선택사양적으로 실리콘 질화물이거나 본 명세서에 개시된 용도에 적합한 특성들을 갖는 임의의 다른 재료일 수도 있다. 그리고 나서, 유전층(20)을 선행 레벨 또는 레벨들상에 침착시켜, 본 발명의 캐패시터가 침착될 기초 층(foundation layer)을 형성한다.
통상적인 집적 회로에서와 같이, 폴리실리콘(22)은 도전성이 되도록 강하게 도핑하는 것이 바람직하다. 통상, 폴리실리콘층(22)은 확산, 이온 주입, 또는 현장 도핑(in-situ doping)에 의해 n형 도핑된다. 폴리실리콘층(22)이 캐패시터(10)의 하부판으로서 작용하지 않으며, 임의적이라는 사실을 주목해야 한다. 그러나, 미국 특허 제 08/472,033 호에 개시된 바와 같은 다른 실시예에 있어서는, 폴리실리콘층(14)이 하부층(14)으로 및 하부층(14)으로부터 전하를 도전시키기 위한 도선으로서 작용할 수도 있으며, 따라서 집적 회로내에 캐패시터(10)의 구현을 용이하게 한다. 미국 특허 제 5,108,941 호에 개시된 방법과 대조적으로, 본 발명에서의 폴리실리콘층(22)은 캐패시터(10)의 최적의 VOC 성능을 얻도록 규화될 필요가 없다. 게다가, 예컨대, 알루미늄-동, 은, 티타늄, 또는 금, 플라티늄, 팔라듐등과 같은 귀금속등과 같은 다른 도전성 재료로 폴리실리콘을 대체할 수도 있다.
계속해서 도 2를 참조하면, 레벨간 유전층(20)은 집적 회로 또는 반도체 디바이스의 제조에 사용되는 임의의 유전 재료일 수도 있다. 그러나, 일실시예에 있어서, 유전층(20)을 화학적 기상 증착(CVD)에 의해 테트라에틸옥시실란(tetraethyloxysilane;TEOS)과 같은 실리콘계 재료로부터 침착시켜, 침착된 실리콘 이산화물 유전층을 형성한다. 도 2에서는 유전층(20)의 표면이 평탄화된 것으로 도시하였지만, 침착 공정후 유전층의 표면내에 하부 구조를 약간 반사시킬 수도 있기 때문에, 표면은 불규칙적이고 울퉁불퉁할 수도 있음은 공지된 사실이다. 원한다면, 화학적/기계적 연마(CMP)와 같은 당업자에게 알려진 공정에 의해 표면을 연마하여, 본래의 표면 불규칙성을 제거할 수도 있지만, 본래의 표면 불규칙성이, 캐패시터 유전체(16)가 균일하게 부착될 수 있는 실질적으로 평탄한 표면을 제공하므로, 연마가 반드시 필요하지는 않다.
유전층(20) 재료를 침착시킨 후, 티타늄(Ti)층(14a)과 티타늄 질화물(TiN)층(14b)을 침착시킴으로써 캐패시터(10)의 하부 전극(14)을 유전층(20)상에 형성하며, 바람직하게는 스퍼터링 침착에 의해 도 2에 도시한 구조를 형성한다. 티타늄 질화물은, 질소 가스를 티타늄 스퍼터링 챔버내로 방출함으로써 소정 두께의 티타늄 금속을 침착시킨 후 그 자리에 침착될 수 있다. 따라서, 티타늄 질화물은 티타늄을 덮는 코팅을 형성하며, 이하에 기술되는 후처리 공정에서 에칭 정지 재료(etch stop)로서 작용한다.
다음에, 캐패시터의 유전층(16)을 집적 회로 디바이스(12)상에 침착시킨다. 바람직한 실시예에서, 화학적 기상 증착 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition;PECVD)에 의해 캐패시터 유전체(16)를 Ti/TiN층(14)상에 TEOS를 우선 침착시킴으로서 형성한다. 그리고 나서, TEOS를 분해시켜, SiO2의 접착성 유전층(16)을 형성한다. 캐패시터 유전체가 실리콘 이산화물로서 본 명세서에는 기술되었지만, 다른 재료들도 캐패시터 유전체로서의 기능을 수행할 수 있다는 사실을 이해하여야 한다. 예를 들어, 캐패시터 유전체(16)는 실리콘 질화물 또는 BaTiO3와 같은 강유전성 재료(ferroelectric material)로 형성될 수 있다. 이어서, 캐패시터 유전층(16)을 포토레지스트(16a)를 사용하여 마스킹하는데, 이러한 포토레지스트는 캐패시터 유전층(16)의 에지(edge)를 형성하는데 이용된다. 도 2에 도시한 실시예에 있어서 주목해야 할 점으로는, 캐패시터 유전층(16)이 윈도우 또는 비아와 같은 개구(opening)내에는 침착되지 않는다는 것이다. 다시 말해서, 캐패시터 유전층(16)의 전체 표면 영역이 침착되는 표면은, 물론 상술한 바와 같은 본래의 표면 불규칙성을 제외하고, 실질적으로 동일한 평면내에 놓인다. 이것은 디바이스내의 전압 파괴를 감소시킬 수 있다는 점에서 실질적으로 평탄한 표면이 캐패시터 유전층(16)을 한층 더 균일하게 침착될 수 있게 하고, 이에 의해 종래의 집적 회로에 비해 특별한 잇점을 제공한다..
다음에, 캐패시터 유전층(16)을 예를 들어, 애틸렌 글리콜/완충 수소 불화물 용액과 같은 습식 에칭제 또는 반응성 스퍼터링 에칭제와 같은 건식 에칭제로 제거하여 도 3에 도시한 구조를 얻는다. TiN은 이러한 에칭제에 대해 내성이 있으며, 에칭 정지제로서 기능한다.
다음 단계에서, 포토레지스트(16a)를 제거하고, 바람직하게는 알루미늄(Al)으로 이루어지는 하부 전극(18)을 도 4에 도시한 바와 같이 통상적인 방법으로 침착시킨다. 그후, 하부 및 상부 전극(14, 18)을 하나의 마스크로 패터닝하여 포토레지스트부(32, 24)를 형성하는데, 이들 포토레지스트부(32, 34)를 통상의 포토리소그라피 기법에 따라 노출 및 현상하여 갭(28, 30)을 형성한다. 그리고 나서, 상부 전극(18)이 하부 전극(14)까지 에칭될 때까지 에칭 처리를 계속한다. 이와 같이하여 얻어진 에칭된 캐패시터(10)는 남아있는 캐패시터 유전체(16)를 갖는 영역에 형성되며, 여기서 캐패시터층들은 티타늄 - 티타늄 질화물 - 실리콘 이산화물 - 알루미늄으로 이루어진다. 또한, 다른 금속부(36)(도 5에 도시됨)도 형성되는데, 이 금속부(36)는 캐패시터(10)의 한쪽측상에 위치할 수도 있으며, 캐패시터(10)의 일부가 아니다. 이 금속부(36)는 하부 전극(14)과 접촉하는데 사용될 수도 있으며, 비아 또는 다른 콘택트 개구에 의해 선행 레벨과 연결하는데 사용될 수도 있다. 캐패시터(10)의 경계를 한정하는 포토레지스트부(32)는 유전층(16)상에서 종단된다. 하부 전극(14)과 함께 금속부(36)는 집적 회로의 다른 부분으로 전류를 도전시키는 러너(runner)를 형성한다. 도 5에 도시한 바와 같이, 캐패시터 유전체(16)의 작은 부분(38)이 금속부(36)내에 존재할 수도 있다. 이것은 패터닝 및 에칭 공정시의 어떤 부정확성을 충분히 감안하기 위해 캐패시터 유전체(16)의 연장시킨 결과이다.
상술한 바와 같이, 갭(28, 30)에서 하부 전극(14)쪽으로 알루미늄과 캐패시터 유전층(16)을 제거하기에 충분히 오버에칭(over-etched)한다. 그후, 포토레지스트부(32, 34)를 제거하여 도 5에 도시된 구조를 얻는다. Al 금속층들간의 매우 근접한 금속 대 금속 간격으로 인해, 금속 에칭시의 근접 효과가 있다. 즉, 하부 전극(14)을 통해 아래로 에칭되지 않도록 에칭 속도를 감소시킴으로써, 두 개의 금속 구조를 서로 더욱 근접하게 위치될 수 있게 한다. 원한다면, 또 다른 유전층을 이후 도 5의 구조상에 침착시켜, 도 1에 전반적으로 도시된 다층 집적 회로를 얻을 수 있다.
상술한 바와 같이, 도 5a에 도시한 바와 같이 하부 전극에 대한 콘택트(즉, 다른 금속 부분들(36))는 물론 상부 및 하부 전극(18, 14)을 형성하는데 사용되는 포토레지스트부(32, 34)를 형성하기 위해 하나의 마스크가 이용되며, 이에 따라 상술한 자기 정렬형 캐패시터가 얻어진다. 이러한 점이 제조를 용이하게 하는 두드러진 장점이다. 캐패시터 유전체(16)에 대한 상부 및 하부 전극(18)의 엄격하지 않은 여유 공차(non-critical nesting tolerance)는 캐패시터용 리소그라피에 대한 추가적인 정렬 제한을 부과하지 않는다. 콘택트(36)가 윈도우 또는 다른 콘택트 개구를 필요로 함이 없이 하부 전극(14)을 따라 자기 정렬되기 때문에, 캐패시터 콘택트 배치 면적을 감소시켜 회로 실장 밀도의 개선을 실현할 수 있다.
일실시예에서, 캐패시터 유전층(16)은 에칭에 의해 하부 전극(14)이 제거되는 것을 방지하기 때문에, 하부 전극(14)에 대해 에칭 정지층으로서 작용한다. 바람직한 일실시예에서, 하부 및 상부 전극(14, 18)은 동시에 마스킹되고, 패터닝되며, 에칭된다. 따라서, 이들은 초기에 집적 회로(12)내에서 동일한 표면 영역을 커버한다. 하부 및 상부 전극(14, 18)이 에칭됨에 따라, 갭(28, 30)이 형성될 이들 부분내의 캐패시터 유전체(16)가 에칭 처리된다. 캐패시터 유전체(16)는 상부 전극(18)보다 더 느리게 에칭되며, 따라서, 캐패시터 유전체(16)로 피복된 영역에서의 에칭 처리 속도가 감소된다. 그러나, 캐패시터 유전체(16)가 존재하지 않을 경우에는, 에칭 처리가 하부 전극(14)을 통해 진행하여, 디바이스의 이들 부분들(도 5에는 도시하지 않음)에서 그의 외측 경계를 형성하게 된다. 따라서, 에칭 공정이 수행된 후, 캐패시터 유전체(16)가 위에 형성된 갭(28, 30)내에는 하부 전극(14)이 남게되며, 이에 따라, 하부 전극(14)이 캐패시터(10)의 공통 영역(10a)을 지나 연장되게 된다.
상술한 바와 같이, 본 발명은 도전성 다결정 재료상에 형성된 기초 유전체를 포함하는 선행 레벨을 갖는 집적 회로 구조에 사용하기 위한, 제 1 및 제 2 전극과, 그 사이에 형성된 캐패시터 유전체를 포함하는 캐패시터를 제공한다. 제 1 전극은 선행 레벨상에 직접 형성되고, 제 1 및 제 2 전극의 공통 영역을 지나 연장되며, 공통 영역 외측에서 캐패시터를 선행 레벨에 연결한다. 캐패시터는 선행 레벨과 전기적으로 직접 접촉되지 않는다. 즉, 캐패시터는, 공통 영역내에서 캐패시터 자체로부터 직접 연장되는 윈도우 또는 다른 상호접속 구조에 의해 선행 레벨과 연결되지 않는다. 선행 레벨로의 캐패시터의 전기적 접속은 캐패시터의 공통 영역 외측에서 이루어진다.
이상, 당업자가 본 발명의 상세한 설명을 보다 잘 이해할 수 있도록 본 발명의 바람직한 다른 특징들을 개략적이고, 다소 광범위하게 설명하였다. 본 발명의 부가 특징들은 본 명세서에 이어지는 본 발명의 청구범위에 기술될 것이다. 당업자라면, 본 발명의 동일 목적을 구현하기 위한 다른 구조를 설계 또는 수정하기 위한 기초로서 개시된 개념 및 구체적인 실시예를 용이하게 이용할 수 있음을 알 수 있을 것이다. 또한, 당업자라면, 본 발명의 사상 및 범주로부터 벗어남이 없는 이러한 등가의 구성들을 광범위한 형태로 구현할 수 있을 것이다.
이상과 같이, 본 발명은 캐패시터내의 제 1 및 제 2 전극이 동일한 패터닝 및 에칭 공법으로 모두 동시에 형성되기 때문에, 집적 회로내의 캐패시터 제조가 대단히 일관성있게 반복될 수 있다고 하는 효과가 있다.
Claims (20)
- 기초 유전체를 포함하는 선행 레벨(a prior level)을 갖는 집적 회로 구조에 이용되는 캐패시터에 있어서,상기 선행 레벨위에 직접 형성된 제 1 전극과,상기 제 1 전극의 일부와 오버랩하여 공통 영역을 형성하도록 된 제 2 전극과,상기 제 1 전극과 상기 제 2 전극 사이에 형성된 캐패시터 유전체를 포함하되,상기 제 1 전극은, 상기 제 1 및 제 2 전극의 상기 공통 영역을 지나 연장되며, 상기 공통 영역 외측에서 상기 캐패시터를 상기 선행 레벨에 접속하는캐패시터.
- 제 1 항에 있어서,상기 캐패시터는 실질적으로 평탄한 캐패시터.
- 제 1 항에 있어서,상기 제 1 전극은 제 1 및 제 2 도전성 재료층으로 이루어지는 캐패시터.
- 제 3 항에 있어서,상기 제 1 층은 티타늄으로 이루어지며, 상기 제 2 층은 티타늄 질화물로 이루어지는 캐패시터.
- 제 1 항에 있어서,상기 제 2 전극은 알루미늄으로 이루어지는 캐패시터.
- 제 1 항에 있어서,상기 캐패시터 유전체는 실리콘 이산화물로 이루어지는 캐패시터.
- 제 1 항에 있어서,상기 캐패시터는 상기 공통 영역 외측에 위치한 윈도우(window)에 의해 상기 선행 레벨에 전기적으로 접속되는 캐패시터.
- 제 8 항에 있어서,상기 제 1 전극은 상기 윈도우내로 연장되어, 상기 캐패시터를 상기 선행 레벨에 간접적으로 접속하는 캐패시터.
- 제 1 항에 있어서,상기 제 1 및 제 2 전극은 동일한 패터닝 및 에칭 공정에 의해 동시에 형성되는 캐패시터.
- 제 9 항에 있어서,상기 캐패시터는 자기 정렬형(self-aligned)인 캐패시터.
- 기초 유전체를 포함하는 선행 레벨을 갖는 집적 회로 구조내에 캐패시터를 제조하는 방법에 있어서,상기 선행 레벨상에 제 1 전극을 직접 형성하는 단계,상기 제 1 전극상에 캐패시터 유전체를 형성하는 단계,상기 캐패시터 유전체상에 제 2 전극을 형성하는 단계를 포함하되,상기 제 1 전극은 상기 제 2 전극과 오버랩핑되어 공통 영역을 형성하며, 상기 공통 영역을 지나 연장되어 상기 공통 영역 외측에서 상기 캐패시터를 상기 선행 레벨에 접속하는캐패시터 제조 방법.
- 제 11 항에 있어서,상기 형성 단계들은, 실질적으로 평탄한 본래의 레벨상에 상기 제 1 전극, 상기 캐패시터 유전체 및 상기 제 2 전극을 형성함으로써 상기 캐패시터가 실질적으로 평탄화되는 단계를 포함하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 제 1 전극 형성 단계는, 제 1 및 제 2 도전성 재료층을 형성하는 단계를 포함하는 캐패시터 제조 방법.
- 제 13 항에 있어서,상기 제 1 및 제 2 층 형성 단계는, 티타늄으로 상기 제 1 층을 형성하는 단계와 티타늄 질화물로 상기 제 2 층을 형성하는 단계를 포함하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 제 1 전극은 알루미늄으로 이루어지는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 캐패시터 유전체 형성 단계는, 실리콘 이산화물로 상기 캐패시터 유전체를 형성하는 단계를 포함하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 공통 영역 외측에 위치한 윈도우에 의해 상기 캐패시터를 상기 선행 레벨에 전기적으로 접속하는 단계를 더 포함하는 캐패시터 제조 방법.
- 제 17 항에 있어서,상기 윈도우내로 상기 제 1 전극을 연장시켜서, 상기 캐패시터를 상기 선행 레벨에 간접적으로 접속하는 단계를 더 포함하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 제 1 전극과 상기 제 2 전극을 동시에 패터닝하여, 상기 제 1 및 제 2 전극을 동시에 에칭하는 단계를 더 포함하는 캐패시터 제조 방법.
- 제 19 항에 있어서,상기 캐패시터는 자기 정렬형인 캐패시터 제조 방법.
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