JPH03108752A - 半導体装置 - Google Patents
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- JPH03108752A JPH03108752A JP1247232A JP24723289A JPH03108752A JP H03108752 A JPH03108752 A JP H03108752A JP 1247232 A JP1247232 A JP 1247232A JP 24723289 A JP24723289 A JP 24723289A JP H03108752 A JPH03108752 A JP H03108752A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャパシタを含む半導体装置に関する。
ＭＯ３型ダイナミックランダムアクセスメモリ（Ｄ−Ｒ
ＡＭ）等において基板と一体化して形成される酸化物系
薄膜を誘電体とするキャパシタにおいては、電極として
多結晶シリコンや金属からなる非酸化物導体が用いられ
、あるいはこれか検討されている。
ＡＭ）等において基板と一体化して形成される酸化物系
薄膜を誘電体とするキャパシタにおいては、電極として
多結晶シリコンや金属からなる非酸化物導体が用いられ
、あるいはこれか検討されている。
しかしながら、非酸化物導体電極の場合には、酸化物系
誘電体薄膜形成時に酸化性雰囲気により電極表面の酸化
が生じたり、酸化物系誘電体膜と非酸化物導体電極の界
面反応により界面部の電極の酸化が生じたりする。この
ように電極の酸化が生じると、電極の酸化物が誘電体の
場合には、これによる寄生キャパシタが直列に連がり、
本来のキャパシタの容量を低下させ、また、電極の酸化
物が導体の場合においても、界面反応が生じて電極が酸
化された場合には、酸化物系誘電体膜の絶縁耐圧の劣化
やリーク電流の増加を引起す等の問題があった。
誘電体薄膜形成時に酸化性雰囲気により電極表面の酸化
が生じたり、酸化物系誘電体膜と非酸化物導体電極の界
面反応により界面部の電極の酸化が生じたりする。この
ように電極の酸化が生じると、電極の酸化物が誘電体の
場合には、これによる寄生キャパシタが直列に連がり、
本来のキャパシタの容量を低下させ、また、電極の酸化
物が導体の場合においても、界面反応が生じて電極が酸
化された場合には、酸化物系誘電体膜の絶縁耐圧の劣化
やリーク電流の増加を引起す等の問題があった。
本発明の目的は、電極の酸化に伴なう容量の低下や絶縁
性の低下を引起さないキャパシタを具備した半導体装置
を提供することにある。
性の低下を引起さないキャパシタを具備した半導体装置
を提供することにある。
上記目的を達成するため、本発明の半導体装置は、半導
体装置に含まれるキャパシタの誘電体を酸化物系薄膜に
て構成し、該誘電体に接する少くとも一方の電極を酸化
物導体にて構成したものである。
体装置に含まれるキャパシタの誘電体を酸化物系薄膜に
て構成し、該誘電体に接する少くとも一方の電極を酸化
物導体にて構成したものである。
本発明による半導体装置に含まれるキャパシタにおいて
は、酸化物系薄膜からなる誘電体と、酸化物導体からな
る電極とを有しているので、酸化物系誘電体薄膜形成時
やその後の工程における反応による電極の酸化を防止又
は半減させることかできる。
は、酸化物系薄膜からなる誘電体と、酸化物導体からな
る電極とを有しているので、酸化物系誘電体薄膜形成時
やその後の工程における反応による電極の酸化を防止又
は半減させることかできる。
次に本発明の実施例について図面を参照して説明する。
第１図〜第４図は本発明によるキャパシタの種々の実施
例の構造を示す断面模式図である。
例の構造を示す断面模式図である。
第１図に示した本発明の実施例１に係るキャパシタは、
ｐ型シリコン基板１１に設けられたｎ型拡散領域１２と
、基板１１上の絶縁層１３に設けられた開孔１３ａを通
じてｎ型拡散領域１２に接触する多結晶シリコン等の非
酸化物電極１４と、非酸化物電極１４上に形成された酸
化物系誘電体膜１５と、誘電体膜１５上に形成された酸
化物導電体層１６により形成されている。この構造にお
いては、酸化物系誘電体膜１５として、非酸化物電極１
４を構成する多結晶シリコンの熱酸化や気相堆積法等に
より形成される酸化シリコン膜、若しくは窒化シリコン
膜とその上に形成した酸化物薄膜（酸化シリコン、酸化
タンタル、チタン・ジルコニウム酸鉛）との２層膜を誘
電体に用いるのか適しているが、下部電極としての非酸
化物電極１４の表面が多少酸化されることも許容できれ
ば、誘電体膜１５として酸化タンタル膜やチタン・ジル
コニウム酸鉛等の高誘電率の堆積膜を用いることができ
る。
ｐ型シリコン基板１１に設けられたｎ型拡散領域１２と
、基板１１上の絶縁層１３に設けられた開孔１３ａを通
じてｎ型拡散領域１２に接触する多結晶シリコン等の非
酸化物電極１４と、非酸化物電極１４上に形成された酸
化物系誘電体膜１５と、誘電体膜１５上に形成された酸
化物導電体層１６により形成されている。この構造にお
いては、酸化物系誘電体膜１５として、非酸化物電極１
４を構成する多結晶シリコンの熱酸化や気相堆積法等に
より形成される酸化シリコン膜、若しくは窒化シリコン
膜とその上に形成した酸化物薄膜（酸化シリコン、酸化
タンタル、チタン・ジルコニウム酸鉛）との２層膜を誘
電体に用いるのか適しているが、下部電極としての非酸
化物電極１４の表面が多少酸化されることも許容できれ
ば、誘電体膜１５として酸化タンタル膜やチタン・ジル
コニウム酸鉛等の高誘電率の堆積膜を用いることができ
る。
第２図に示した実施例２におけるキャパシタの構造にお
いては、下部電極は多結晶シリコンからなる非酸化物電
極２４と、該を極２４上に形成したタングステンシリサ
イド等のシリサイドや窒化チタン等の窒化物や炭化物よ
りなるバリヤ層１７と、酸化物電極１８とからなる３層
構造のものが用いられる。この場合には誘電体層１５と
して、酸化シリコン、酸化タンタル、あるいはチタン酸
鉛等の酸化物薄膜を用いるのが適しているが窒化シリコ
ンと酸化物薄膜との２層構造を用いることも有効である
。
いては、下部電極は多結晶シリコンからなる非酸化物電
極２４と、該を極２４上に形成したタングステンシリサ
イド等のシリサイドや窒化チタン等の窒化物や炭化物よ
りなるバリヤ層１７と、酸化物電極１８とからなる３層
構造のものが用いられる。この場合には誘電体層１５と
して、酸化シリコン、酸化タンタル、あるいはチタン酸
鉛等の酸化物薄膜を用いるのが適しているが窒化シリコ
ンと酸化物薄膜との２層構造を用いることも有効である
。
第３図に示した実施例３におけるキャパシタの構造にお
いては、下部電極は、実施例２における３層′！ｆ４造
の代りに、タングステンシリサイド等のシリサイドある
いは窒化チタン等の金属窒化物や炭化物よりなるバリヤ
層１７と、酸化物電極１８とからなる２層構造のものが
用いられている。
いては、下部電極は、実施例２における３層′！ｆ４造
の代りに、タングステンシリサイド等のシリサイドある
いは窒化チタン等の金属窒化物や炭化物よりなるバリヤ
層１７と、酸化物電極１８とからなる２層構造のものが
用いられている。
第４図に示した実施例４におけるキャパシタの構造にお
いては、下部電極は、実施例２における３層構造の代り
に、酸化物電＠１５からなる単層構造のものか用いられ
ている。
いては、下部電極は、実施例２における３層構造の代り
に、酸化物電＠１５からなる単層構造のものか用いられ
ている。
上記実施例１〜４においては、いずれも上部電極として
単層ＭＩＪ造の酸化物電ｆ２１６を用いなが、該酸化物
電極１６上にシリサイド層、窒化物層、炭化物層、金属
層、あるいは多結晶シリコン層等を積層して用いること
は電極・配線の低抵抗化やさらに他の金属配線とのコン
タクトを形成する場合のコンタクト抵抗の低減に有効で
ある。
単層ＭＩＪ造の酸化物電ｆ２１６を用いなが、該酸化物
電極１６上にシリサイド層、窒化物層、炭化物層、金属
層、あるいは多結晶シリコン層等を積層して用いること
は電極・配線の低抵抗化やさらに他の金属配線とのコン
タクトを形成する場合のコンタクト抵抗の低減に有効で
ある。
次に、上記実施例で示した構造のキャパシタをＩ）−Ｒ
ＡＭに応用した実施例について第５図を用いて説明する
。スタック型キャパシタセル構造形成の標準的な方法を
用いて第５図（ａ）に示したようにキャパシタ形成直前
の構造を形成する。ここに、５１はｐ型シリコン基板、
５２はｎ型拡散領域（不純物ドープ層）、５３はゲート
電極・配線、５４は絶縁膜、５５はコンタクト孔である
。次に、第５図（ｂ）に示したように、多結晶シリコン
よりなる非酸化物電極５６、タングステンシリサイドよ
りなるバリヤ層５７、酸化ルテニウムよりなる酸化物下
部電極５８を順次積層形成する。
ＡＭに応用した実施例について第５図を用いて説明する
。スタック型キャパシタセル構造形成の標準的な方法を
用いて第５図（ａ）に示したようにキャパシタ形成直前
の構造を形成する。ここに、５１はｐ型シリコン基板、
５２はｎ型拡散領域（不純物ドープ層）、５３はゲート
電極・配線、５４は絶縁膜、５５はコンタクト孔である
。次に、第５図（ｂ）に示したように、多結晶シリコン
よりなる非酸化物電極５６、タングステンシリサイドよ
りなるバリヤ層５７、酸化ルテニウムよりなる酸化物下
部電極５８を順次積層形成する。
これらの層の堆積には、標準的なＣＶＤ法やスパッタ法
を用い、また、パターン化には標準的なＲＩＥ法を用い
ることかできる。第５図（Ｃ）に示したようにＣＶＤ法
により酸化タンタル膜よりなる誘電体膜５９を形成する
。次に第５図（ｄ）に示したようにスパッタ法により酸
化ルテニウムよりなる上部型ｆ！６０を形成する。その
後は、標準的なスタック型キャパシタセル構造の形成方
法に従って配線形成等を行うことで、本発明の一実施例
としてのＤ−ＲＡＭを製作できる。
を用い、また、パターン化には標準的なＲＩＥ法を用い
ることかできる。第５図（Ｃ）に示したようにＣＶＤ法
により酸化タンタル膜よりなる誘電体膜５９を形成する
。次に第５図（ｄ）に示したようにスパッタ法により酸
化ルテニウムよりなる上部型ｆ！６０を形成する。その
後は、標準的なスタック型キャパシタセル構造の形成方
法に従って配線形成等を行うことで、本発明の一実施例
としてのＤ−ＲＡＭを製作できる。
以上説明したように本発明によれば、酸化物系誘電体を
有するキャパシタの電極の酸化に伴なう容量の低下や絶
縁性の低下を回避したキャパシタを有する半導体装置を
実現することができるという効果が得られる。
有するキャパシタの電極の酸化に伴なう容量の低下や絶
縁性の低下を回避したキャパシタを有する半導体装置を
実現することができるという効果が得られる。
第１図〜第４図は本発明の実施例におけるキャパシタを
示す断面図、第５図（ａ）〜（ｄ）は本発明の実施例２
に係るキャパシタを具備するダイナミックランダムアク
セスメモリのキャパシタ部の製造方法を工程順に示す断
面図である。 １１、５１・・・ｐ型シリコン基板 １２、５２・・・ｎ型拡散領域 １３、５４・・・絶縁膜 １４・・・非酸化物電
極１５、５９・・・酸化物系誘電体 １６、１８．１９．５８．６０・・・酸化物電極１７、
５７・・・バリヤ層 ５３・・・ゲート電極・配線
５５・・・コンタクト孔 第２図
示す断面図、第５図（ａ）〜（ｄ）は本発明の実施例２
に係るキャパシタを具備するダイナミックランダムアク
セスメモリのキャパシタ部の製造方法を工程順に示す断
面図である。 １１、５１・・・ｐ型シリコン基板 １２、５２・・・ｎ型拡散領域 １３、５４・・・絶縁膜 １４・・・非酸化物電
極１５、５９・・・酸化物系誘電体 １６、１８．１９．５８．６０・・・酸化物電極１７、
５７・・・バリヤ層 ５３・・・ゲート電極・配線
５５・・・コンタクト孔 第２図
Claims (1)
- （１）半導体装置に含まれるキャパシタの誘電体を酸化
物系薄膜にて構成し、該誘電体に接する少くとも一方の
電極を酸化物導体にて構成したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247232A JPH03108752A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247232A JPH03108752A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108752A true JPH03108752A (ja) | 1991-05-08 |
Family
ID=17160419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247232A Pending JPH03108752A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116115A (ja) * | 1995-06-26 | 1997-05-02 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシター製造方法 |
| JPH10173154A (ja) * | 1996-12-04 | 1998-06-26 | Samsung Electron Co Ltd | 半導体メモリ装置のキャパシタ及びその製造方法 |
| JP2008311676A (ja) * | 1995-02-13 | 2008-12-25 | Texas Instr Inc <Ti> | 半導体集積回路構造を形成する方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100455A (en) * | 1977-02-15 | 1978-09-01 | Matsushita Electric Ind Co Ltd | Solid electrolytic capacitor |
| JPH01175294A (ja) * | 1987-12-28 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 回路基板 |
| JPH03214717A (ja) * | 1989-07-17 | 1991-09-19 | Natl Semiconductor Corp <Ns> | 電気的セラミック酸化物装置用電極 |
-
1989
- 1989-09-22 JP JP1247232A patent/JPH03108752A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100455A (en) * | 1977-02-15 | 1978-09-01 | Matsushita Electric Ind Co Ltd | Solid electrolytic capacitor |
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| JPH10173154A (ja) * | 1996-12-04 | 1998-06-26 | Samsung Electron Co Ltd | 半導体メモリ装置のキャパシタ及びその製造方法 |
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