JPH0777343B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0777343B2 JPH0777343B2 JP63007151A JP715188A JPH0777343B2 JP H0777343 B2 JPH0777343 B2 JP H0777343B2 JP 63007151 A JP63007151 A JP 63007151A JP 715188 A JP715188 A JP 715188A JP H0777343 B2 JPH0777343 B2 JP H0777343B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路に関し、特にCMOS型の出力バ
ッファ回路に関する。
ッファ回路に関する。
従来、この種の出力バッファ回路は、第３図に示すよう
に、電源端子VDDと出力端子2aとの間にＰチャネル型MOS
トランジスタ（以下、Ｐ−MOSTと記す）QP11が接続さ
れ、出力端子2aと接地端子GNDとの間にＮチャネル型MOS
トランジスタ（以下、Ｎ−MOSTと記す）QN11が接続さ
れ、Ｐ−MOST QP11とＮ−MOST QN11のゲート電極は共に
入力端子1aに接続されており、単なるインバータの形を
していた。
に、電源端子VDDと出力端子2aとの間にＰチャネル型MOS
トランジスタ（以下、Ｐ−MOSTと記す）QP11が接続さ
れ、出力端子2aと接地端子GNDとの間にＮチャネル型MOS
トランジスタ（以下、Ｎ−MOSTと記す）QN11が接続さ
れ、Ｐ−MOST QP11とＮ−MOST QN11のゲート電極は共に
入力端子1aに接続されており、単なるインバータの形を
していた。
上述した従来の出力バッファ回路は、出力電流はMOSト
ランジスタのサイズで決まる。即ち、出力電流を大きく
するにはMOSトランジスタのサイズを大きくする必要が
ある。特に、放射線の影響によりトランジスタの能力が
低下し、出力電流の値も小さくなってしまうような場合
には、その減少分を予想して予めトランジスタサイズを
大きくしておく必要が有るが、トランジスタサイズを大
きくすると出力変化時に電源あるいは接地端子に流れる
電流のピーク値が大きくなり、出力バッファが複数個同
時に動作すると電源レベルあるいは接地レベルの変動が
大きくなり、誤動作を引起しやすいため、出力バッファ
の同時動作数を多くできないという欠点がある。
ランジスタのサイズで決まる。即ち、出力電流を大きく
するにはMOSトランジスタのサイズを大きくする必要が
ある。特に、放射線の影響によりトランジスタの能力が
低下し、出力電流の値も小さくなってしまうような場合
には、その減少分を予想して予めトランジスタサイズを
大きくしておく必要が有るが、トランジスタサイズを大
きくすると出力変化時に電源あるいは接地端子に流れる
電流のピーク値が大きくなり、出力バッファが複数個同
時に動作すると電源レベルあるいは接地レベルの変動が
大きくなり、誤動作を引起しやすいため、出力バッファ
の同時動作数を多くできないという欠点がある。
電源端子と出力端子との間に挿入されゲートが入力端子
に接続される第１のＰチャネル型MOSトランジスタと、
前記出力端子と接地端子との間に挿入されゲートが前記
入力端子に接続される第１のＮチャネル型MOSトランジ
スタと、前記電源端子と第１の節点との間に挿入されゲ
ートが前記入力端子に接続される第２のＰチャネル型MO
Sトランジスタと、前記第１の節点と前記出力端子との
間に挿入される第３のＰチャネル型MOSトランジスタ
と、前記接地端子と第２の節点との間に挿入されゲート
が前記入力端子に接続される第２のＮチャネル型MOSト
ランジスタと、前記第２の節点と前記出力端子との間に
挿入される第３のＮチャネル型MOSトランジスタと、ソ
ースが前記電源端子に接続されゲートが前記接地端子に
接続される第４のＰチャネル型MOSトランジスタと一端
が前記接地端子に接続される第１の抵抗とが直列に接続
されて成り、直列接続点が前記第３のＰチャネル型MOS
トランジスタのゲートに接続されて、Ｐチャネル型MOS
トランジスタの能力が低下したとき前記第３のＰチャネ
ル型MOSトランジスタを導通させると共に、その導通時
抵抗が前記Ｐチャネル型MOSトランジスタの能力に対応
した連続量となるように導通状態を制御する第１の電子
回路と、ソースが前記接地端子に接続されゲートが前記
電源端子に接続される第４のＮチャネル型MOSトランジ
スタと一端が前記電源端子に接続される第２の抵抗とが
直列に接続されて成り、直列接続点が前記第３のＮチャ
ネル型MOSトランジスタのゲートに接続されて、Ｎチャ
ネル型MOSトランジスタの能力が低下したとき前記第３
のＮチャネル型MOSトランジスタを導通させると共に、
その導通時抵抗が前記Ｎチャネル型MOSトランジスタの
能力に対応した連続量となるように導通状態を制御する
第２の電子回路とを含んで構成される。
に接続される第１のＰチャネル型MOSトランジスタと、
前記出力端子と接地端子との間に挿入されゲートが前記
入力端子に接続される第１のＮチャネル型MOSトランジ
スタと、前記電源端子と第１の節点との間に挿入されゲ
ートが前記入力端子に接続される第２のＰチャネル型MO
Sトランジスタと、前記第１の節点と前記出力端子との
間に挿入される第３のＰチャネル型MOSトランジスタ
と、前記接地端子と第２の節点との間に挿入されゲート
が前記入力端子に接続される第２のＮチャネル型MOSト
ランジスタと、前記第２の節点と前記出力端子との間に
挿入される第３のＮチャネル型MOSトランジスタと、ソ
ースが前記電源端子に接続されゲートが前記接地端子に
接続される第４のＰチャネル型MOSトランジスタと一端
が前記接地端子に接続される第１の抵抗とが直列に接続
されて成り、直列接続点が前記第３のＰチャネル型MOS
トランジスタのゲートに接続されて、Ｐチャネル型MOS
トランジスタの能力が低下したとき前記第３のＰチャネ
ル型MOSトランジスタを導通させると共に、その導通時
抵抗が前記Ｐチャネル型MOSトランジスタの能力に対応
した連続量となるように導通状態を制御する第１の電子
回路と、ソースが前記接地端子に接続されゲートが前記
電源端子に接続される第４のＮチャネル型MOSトランジ
スタと一端が前記電源端子に接続される第２の抵抗とが
直列に接続されて成り、直列接続点が前記第３のＮチャ
ネル型MOSトランジスタのゲートに接続されて、Ｎチャ
ネル型MOSトランジスタの能力が低下したとき前記第３
のＮチャネル型MOSトランジスタを導通させると共に、
その導通時抵抗が前記Ｎチャネル型MOSトランジスタの
能力に対応した連続量となるように導通状態を制御する
第２の電子回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、第１のＰ−MOST QP1は電源端子V
DDと出力端子２間に接続されゲートは入力端子１に接続
される。第２のＰ−MOST QP2と第３のＰ−MOST QP3は節
点N1を介して電源端子VDDと出力端子２の間に直列に接
続され、Ｐ−MOST QP2のゲートは入力端子１に接続され
る。
DDと出力端子２間に接続されゲートは入力端子１に接続
される。第２のＰ−MOST QP2と第３のＰ−MOST QP3は節
点N1を介して電源端子VDDと出力端子２の間に直列に接
続され、Ｐ−MOST QP2のゲートは入力端子１に接続され
る。
第１のＮ−MOST QN1は出力端子２と接地端子GND間に接
続されゲートは入力端子１に接続される。第２のＮ−MO
ST QN2と第３のＮ−MOST QN3は節点N2を介して接地端子
GNDと出力端子２の間に直列に接続されＮ−MOST QN2の
ゲートは入力端子１に接続される。
続されゲートは入力端子１に接続される。第２のＮ−MO
ST QN2と第３のＮ−MOST QN3は節点N2を介して接地端子
GNDと出力端子２の間に直列に接続されＮ−MOST QN2の
ゲートは入力端子１に接続される。
又、第１の電子回路３の出力端N3はＰ−MOST QP3のゲー
トに接続され、第２の電子回路４の出力端N4はＮ−MOST
QN3のゲートに接続される。
トに接続され、第２の電子回路４の出力端N4はＮ−MOST
QN3のゲートに接続される。
第１の電子回路３は、電源端子VDDと接地端子GNDとの間
に節点N5を介して直列に接続された抵抗R1とＰ−MOST Q
P4と、電源端子VDDと接地端子GNDとの間に出力端子N3を
介して直列に接続されそれぞれのゲートが節点N5に接続
されるＰ−MOST QP5とＮ−MOST QN5とから構成される。
又、Ｐ−MOST QP4のゲートは接地端子GNDに接続され
る。従って、Ｐ−MOST QP5とＮ−MOST QN5は節点N5の電
位を入力とし出力端N3の電位を出力とするインバータ回
路となる。
に節点N5を介して直列に接続された抵抗R1とＰ−MOST Q
P4と、電源端子VDDと接地端子GNDとの間に出力端子N3を
介して直列に接続されそれぞれのゲートが節点N5に接続
されるＰ−MOST QP5とＮ−MOST QN5とから構成される。
又、Ｐ−MOST QP4のゲートは接地端子GNDに接続され
る。従って、Ｐ−MOST QP5とＮ−MOST QN5は節点N5の電
位を入力とし出力端N3の電位を出力とするインバータ回
路となる。
第２の電子回路４は、電源端子VDDと接地端子GNDとの間
に節点N6を介して直列に接続された抵抗R2とＮ−MOST Q
N4と、電源端子VDDと接地端子GNDとの間に節点N7を介し
て直列に接続されそれぞれのゲートが節点N6に接続され
るＰ−MOST QP6とＮ−MOST QN6と、電源端子VDDと接地
端子GNDとの間に出力端N4を介して直列に接続されそれ
ぞれのゲートが節点N7に接続されるＰ−MOST QP7とＮ−
MOST QN7とから構成される。又、Ｎ−MOST QN4のゲート
は電源端子VDDに接続される。従って、Ｐ−MOST QP6と
Ｎ−MOST QN6とは節点N6の電位を入力とし節点N7を出力
端とするインバータ回路を構成し、Ｐ−MOST QP7とＮ−
MOST QN7とは節点N7の電位を入力とし出力端N4の電位を
出力とするインバータ回路を構成している。
に節点N6を介して直列に接続された抵抗R2とＮ−MOST Q
N4と、電源端子VDDと接地端子GNDとの間に節点N7を介し
て直列に接続されそれぞれのゲートが節点N6に接続され
るＰ−MOST QP6とＮ−MOST QN6と、電源端子VDDと接地
端子GNDとの間に出力端N4を介して直列に接続されそれ
ぞれのゲートが節点N7に接続されるＰ−MOST QP7とＮ−
MOST QN7とから構成される。又、Ｎ−MOST QN4のゲート
は電源端子VDDに接続される。従って、Ｐ−MOST QP6と
Ｎ−MOST QN6とは節点N6の電位を入力とし節点N7を出力
端とするインバータ回路を構成し、Ｐ−MOST QP7とＮ−
MOST QN7とは節点N7の電位を入力とし出力端N4の電位を
出力とするインバータ回路を構成している。
第１の電子回路３の節点N5の電位は抵抗R1の抵抗値とＰ
−MOST QP4の電流で決まるが、Ｐ−MOSTが劣化していな
い時には、節点N5の電位がＰ−MOST QP5とＮ−MOST QN5
から成るインバータの論理しきい値より低くなり、か
つ、Ｐ−MOSTが劣化しＰ−MOST QP4を流れる電流が減少
して節点N5の電位が上昇したときの節点N5の電位が、上
記の論理しきい値より高くなるように抵抗R1の値とＰ−
MOST QP4,QP5及びＮ−MOST QN5のサイズを設定すること
により、出力端N3の電位はＰ−MOSTが劣化していないと
きは高レベル、劣化したときは低レベルとなる。
−MOST QP4の電流で決まるが、Ｐ−MOSTが劣化していな
い時には、節点N5の電位がＰ−MOST QP5とＮ−MOST QN5
から成るインバータの論理しきい値より低くなり、か
つ、Ｐ−MOSTが劣化しＰ−MOST QP4を流れる電流が減少
して節点N5の電位が上昇したときの節点N5の電位が、上
記の論理しきい値より高くなるように抵抗R1の値とＰ−
MOST QP4,QP5及びＮ−MOST QN5のサイズを設定すること
により、出力端N3の電位はＰ−MOSTが劣化していないと
きは高レベル、劣化したときは低レベルとなる。
同様に、第２の電子回路４の節点N6の電位はＮ−MOSTが
劣化していないときは、Ｐ−MOST QP6とＮ−MOST QN6か
ら成るインバータの論理しきい値よりも低い値になり、
かつ、Ｎ−MOSTが劣化してＮ−MOST QN4を流れる電流が
減少し、節点N6電位が上昇したときはＰ−MOST QP6Ｎ−
MOST QN6から成るインバータの論理しきい値よりも高く
なるように抵抗R2の値とＮ−MOST QN4,QN6及びＰ−MOST
QP6のサイズとを設定することにより、出力端N4の電位
はＮ−MOSTが劣化していないときには低レベルとなり、
劣化したときは高レベルとなる。
劣化していないときは、Ｐ−MOST QP6とＮ−MOST QN6か
ら成るインバータの論理しきい値よりも低い値になり、
かつ、Ｎ−MOSTが劣化してＮ−MOST QN4を流れる電流が
減少し、節点N6電位が上昇したときはＰ−MOST QP6Ｎ−
MOST QN6から成るインバータの論理しきい値よりも高く
なるように抵抗R2の値とＮ−MOST QN4,QN6及びＰ−MOST
QP6のサイズとを設定することにより、出力端N4の電位
はＮ−MOSTが劣化していないときには低レベルとなり、
劣化したときは高レベルとなる。
いま、トランジスタがＰチャネル及びＮチャネル両方と
も劣化していない場合は、出力端N3の電位は高レベル出
力端N4の電位は低レベルとなっているため、Ｐ−MOST Q
P3及びＮ−MOST QN3は両方とも非導通状態となってお
り、入力端子１からの信号が低レベルのときはＰ−MOST
QP1を通して出力端子２へ電流が流れ、出力端子２の電
位は高レベルとなる。又、入力端子１からの信号が高レ
ベルのときにはＮ−MOST QN1を通して電流は出力端子２
から接地端子GNDへ流れる。従って、Ｐ−MOSTとＮ−MOS
Tが共に劣化していないときの出力電流は、Ｐ−MOST QP
1とＮ−MOST QN1を流れる電流になる。
も劣化していない場合は、出力端N3の電位は高レベル出
力端N4の電位は低レベルとなっているため、Ｐ−MOST Q
P3及びＮ−MOST QN3は両方とも非導通状態となってお
り、入力端子１からの信号が低レベルのときはＰ−MOST
QP1を通して出力端子２へ電流が流れ、出力端子２の電
位は高レベルとなる。又、入力端子１からの信号が高レ
ベルのときにはＮ−MOST QN1を通して電流は出力端子２
から接地端子GNDへ流れる。従って、Ｐ−MOSTとＮ−MOS
Tが共に劣化していないときの出力電流は、Ｐ−MOST QP
1とＮ−MOST QN1を流れる電流になる。
次に、トランジスタがＰチャネル及びＮチャネル共に劣
化した場合は、Ｐ−MOST QP1とＮ−MOST QN1が劣化する
ためＰ−MOST QP1とＮ−MOST QN1を流れる電流が減少
し、Ｐ−MOST QP1とＮ−MOST QN1だけでは出力電流とし
て十分な値を得ることができなくなるが、上述したよう
に出力端N3の電位が低レベルで出力端N4の電位が高レベ
ルとなるため、Ｐ−MOST QP3とＮ−MOST QN3は導通状態
となり、入力端子１からの信号が低レベルであるときに
は、出力端子２にはＰ−MOST QP1を通してのみではなく
Ｐ−MOST QP2及びQP3を通しても電流が流れ、出力端子
２の電位は高レベルとなる。又、入力端子１からの信号
が高レベルのときには、Ｎ−MOST QN1のみではなくＮ−
MOST QN2及びQN3を通しても出力端子２から接地端子GND
へ電流が流れる。このように、トランジスタが劣化した
ときの出力電流は、Ｐ−MOST QP1とＰ−MOST QP2,QP3と
を流れる電流の和、Ｎ−MOST QN1とＮ−MOST QN2,QN3を
流れる電流の和として考えることができ、Ｐ−MOST Q
P2,QP3とＮ−MOST QN2,QN3の分だけ出力電流を大きくす
ることができる。
化した場合は、Ｐ−MOST QP1とＮ−MOST QN1が劣化する
ためＰ−MOST QP1とＮ−MOST QN1を流れる電流が減少
し、Ｐ−MOST QP1とＮ−MOST QN1だけでは出力電流とし
て十分な値を得ることができなくなるが、上述したよう
に出力端N3の電位が低レベルで出力端N4の電位が高レベ
ルとなるため、Ｐ−MOST QP3とＮ−MOST QN3は導通状態
となり、入力端子１からの信号が低レベルであるときに
は、出力端子２にはＰ−MOST QP1を通してのみではなく
Ｐ−MOST QP2及びQP3を通しても電流が流れ、出力端子
２の電位は高レベルとなる。又、入力端子１からの信号
が高レベルのときには、Ｎ−MOST QN1のみではなくＮ−
MOST QN2及びQN3を通しても出力端子２から接地端子GND
へ電流が流れる。このように、トランジスタが劣化した
ときの出力電流は、Ｐ−MOST QP1とＰ−MOST QP2,QP3と
を流れる電流の和、Ｎ−MOST QN1とＮ−MOST QN2,QN3を
流れる電流の和として考えることができ、Ｐ−MOST Q
P2,QP3とＮ−MOST QN2,QN3の分だけ出力電流を大きくす
ることができる。
このように、トランジスタの能力が十分有るときにはＮ
−MOST QN3とＰ−MOST QP3とを非導通状態として、Ｎ−
MOST QN2とＰ−MOST QP2を通って電流が流れないように
し、トランジスタの能力が劣化したときにＮ−MOST QN3
とＰ−MOST QP3を導通状態にして、Ｎ−MOST QN2及びＰ
−MOST QP2を通しても出力電流を流せるようにすること
により、トランジスタの能力が低下したときに出力電流
を確保することができる。従って、トランジスタの能力
が十分あるときのトランジスタサイズを大きくする必要
がなくなるので、電源電流および接地電流のピークを小
さくすることができ出力バッファの同時動作数を増加す
ることができる。
−MOST QN3とＰ−MOST QP3とを非導通状態として、Ｎ−
MOST QN2とＰ−MOST QP2を通って電流が流れないように
し、トランジスタの能力が劣化したときにＮ−MOST QN3
とＰ−MOST QP3を導通状態にして、Ｎ−MOST QN2及びＰ
−MOST QP2を通しても出力電流を流せるようにすること
により、トランジスタの能力が低下したときに出力電流
を確保することができる。従って、トランジスタの能力
が十分あるときのトランジスタサイズを大きくする必要
がなくなるので、電源電流および接地電流のピークを小
さくすることができ出力バッファの同時動作数を増加す
ることができる。
第２図は本発明の第２の実施例の回路図である。
第２図に示すように、第２の実施例では第１の電子回路
3aは電源端子VDDと接地端子GNDとの間に節点N8を介して
Ｐ−MOST QP8と抵抗R3とを直列に接続し、Ｐ−MOST QP8
のゲートは接地端子GNDに接続して構成され、節点N8の
電位をＰ−MOST QP3のゲートに入力している。
3aは電源端子VDDと接地端子GNDとの間に節点N8を介して
Ｐ−MOST QP8と抵抗R3とを直列に接続し、Ｐ−MOST QP8
のゲートは接地端子GNDに接続して構成され、節点N8の
電位をＰ−MOST QP3のゲートに入力している。
又、第２の電子回路4aは、電源端子VDDと接地端子GNDと
の間に節点N9を介して抵抗R4とＮ−MOST QN8とを直列に
接続し、Ｎ−MOST QN8のゲートは電源端子VDDに接続し
て構成され、節点N9の電位をＮ−MOST QN3のゲートに入
力している。
の間に節点N9を介して抵抗R4とＮ−MOST QN8とを直列に
接続し、Ｎ−MOST QN8のゲートは電源端子VDDに接続し
て構成され、節点N9の電位をＮ−MOST QN3のゲートに入
力している。
以上の点が上述した第１図の第１の実施例との相違点で
ある。
ある。
第２図において、Ｐ−MOSTが劣化していないときはＰ−
MOST QP8の導通時抵抗は小さいので節点N8の電位は高い
が、劣化が進むと導通時抵抗は大きくなり節点N8の電位
は徐々に降下する。同様に、Ｎ−MOSTが劣化していない
ときは節点N9の電位は低いが、劣化が進むと徐々に上昇
する。
MOST QP8の導通時抵抗は小さいので節点N8の電位は高い
が、劣化が進むと導通時抵抗は大きくなり節点N8の電位
は徐々に降下する。同様に、Ｎ−MOSTが劣化していない
ときは節点N9の電位は低いが、劣化が進むと徐々に上昇
する。
つまり、トランジスタが劣化していない場合には、Ｐ−
MOST QP3及びＮ−MOST QN3は非導通状態かあるいは導通
しても抵抗が大きくなり、出力バッファとしての出力電
流は主としてＰ−MOST QP1とＮ−MOST QN1を通して流れ
るが、トランジスタの劣化が進んだ場合には、Ｐ−MOST
QP3及びＮ−MOST QN3が導通状態となることにより、第
１の実施例と同様な動作をする。
MOST QP3及びＮ−MOST QN3は非導通状態かあるいは導通
しても抵抗が大きくなり、出力バッファとしての出力電
流は主としてＰ−MOST QP1とＮ−MOST QN1を通して流れ
るが、トランジスタの劣化が進んだ場合には、Ｐ−MOST
QP3及びＮ−MOST QN3が導通状態となることにより、第
１の実施例と同様な動作をする。
以上説明したように本発明は、出力端子と電源端子間及
び出力端子と接地端子間にそれぞれ直列に接続された２
つのMOSトランジスタのうち一方のMOSトランジスタのゲ
ートには入力信号を印加し、他方のMOSトランジスタは
Ｐチャネル及びＮチャネルそれぞれのトランジスタの能
力が十分有るときには非導通状態にし、能力が低下し流
れる電流が少なくなったときに導通状態とすることによ
って、放射線の照射あるいは温度変動等の要因でトラン
ジスタの能力が低下したときに、実効的に出力バッファ
としてのトランジスタの出力（サイズ）を大きくできる
ので、出力電流の減少を防止できる効果がある。
び出力端子と接地端子間にそれぞれ直列に接続された２
つのMOSトランジスタのうち一方のMOSトランジスタのゲ
ートには入力信号を印加し、他方のMOSトランジスタは
Ｐチャネル及びＮチャネルそれぞれのトランジスタの能
力が十分有るときには非導通状態にし、能力が低下し流
れる電流が少なくなったときに導通状態とすることによ
って、放射線の照射あるいは温度変動等の要因でトラン
ジスタの能力が低下したときに、実効的に出力バッファ
としてのトランジスタの出力（サイズ）を大きくできる
ので、出力電流の減少を防止できる効果がある。
換言すれば、放射線等による出力電流の減少を考えて、
もともとのトランジスタのサイズを大きくしておく必要
が無くなり、出力バッファを同時に動作させた時のピー
ク電流を小さくすることができ、従って、出力バッファ
の同時動作数を増加できる効果がある。
もともとのトランジスタのサイズを大きくしておく必要
が無くなり、出力バッファを同時に動作させた時のピー
ク電流を小さくすることができ、従って、出力バッファ
の同時動作数を増加できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の出力バッフ
ァ回路の一例の回路図である。 1,1a…入力端子、2,2a…出力端子、3,3a…第１の電子回
路、4,4a…第２の電子回路、QP1〜QP8，QP11……Ｐ−MO
ST、QN1〜QN8，QN11……Ｎ−MOST、R1〜R4…抵抗、VDD
…電源端子。
明の第２の実施例の回路図、第３図は従来の出力バッフ
ァ回路の一例の回路図である。 1,1a…入力端子、2,2a…出力端子、3,3a…第１の電子回
路、4,4a…第２の電子回路、QP1〜QP8，QP11……Ｐ−MO
ST、QN1〜QN8，QN11……Ｎ−MOST、R1〜R4…抵抗、VDD
…電源端子。
Claims (1)
- 【請求項１】電源端子と出力端子との間に挿入されゲー
トが入力端子に接続される第１のＰチャネル型MOSトラ
ンジスタと、 前記出力端子と接地端子との間に挿入されゲートが前記
入力端子に接続される第１のＮチャネル型MOSトランジ
スタと、 前記電源端子と第１の節点との間に挿入されゲートが前
記入力端子に接続される第２のＰチャネル型MOSトラン
ジスタと、 前記第１の節点と前記出力端子との間に挿入される第３
のＰチャネル型MOSトランジスタと、 前記接地端子と第２の節点との間に挿入されゲートが前
記入力端子に接続される第２のＮチャネル型MOSトラン
ジスタと、 前記第２の節点と前記出力端子との間に挿入される第３
のＮチャネル型MOSトランジスタと、 ソースが前記電源端子に接続されゲートが前記接地端子
に接続される第４のＰチャネル型MOSトランジスタと一
端が前記接地端子に接続される第１の抵抗とが直列に接
続されて成り、直列接続点が前記第３のＰチャネル型MO
Sトランジスタのゲートに接続されて、Ｐチャネル型MOS
トランジスタの能力が低下したとき前記第３のＰチャネ
ル型MOSトランジスタを導通させると共に、その導通時
抵抗が前記Ｐチャネル型MOSトランジスタの能力に対応
した連続量となるように導通状態を制御する第１の電子
回路と、 ソースが前記接地端子に接続されゲートが前記電源端子
に接続される第４のＮチャネル型MOSトランジスタと一
端が前記電源端子に接続される第２の抵抗とが直列に接
続されて成り、直列接続点が前記第３のＮチャネル型MO
Sトランジスタのゲートに接続されて、Ｎチャネル型MOS
トランジスタの能力が低下したとき前記第３のＮチャネ
ル型MOSトランジスタを導通させると共に、その導通時
抵抗が前記ＮチャネルMOSトランジスタの能力に対応し
た連続量となるように導通状態を制御する第２の電子回
路とを含むことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007151A JPH0777343B2 (ja) | 1988-01-14 | 1988-01-14 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007151A JPH0777343B2 (ja) | 1988-01-14 | 1988-01-14 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183216A JPH01183216A (ja) | 1989-07-21 |
| JPH0777343B2 true JPH0777343B2 (ja) | 1995-08-16 |
Family
ID=11658068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007151A Expired - Fee Related JPH0777343B2 (ja) | 1988-01-14 | 1988-01-14 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777343B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397464C (zh) * | 2003-11-03 | 2008-06-25 | 联咏科技股份有限公司 | 电压电平转换器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2528977Y2 (ja) * | 1989-09-19 | 1997-03-12 | 関西日本電気株式会社 | 半導体集積回路 |
| US5378943A (en) * | 1993-04-20 | 1995-01-03 | International Business Machines Corporation | Low power interface circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248309A (ja) * | 1986-04-21 | 1987-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 増幅回路 |
-
1988
- 1988-01-14 JP JP63007151A patent/JPH0777343B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397464C (zh) * | 2003-11-03 | 2008-06-25 | 联咏科技股份有限公司 | 电压电平转换器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183216A (ja) | 1989-07-21 |
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