JPH02105617A - ディジタル信号を増幅する増幅器装置 - Google Patents
ディジタル信号を増幅する増幅器装置Info
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- JPH02105617A JPH02105617A JP1215119A JP21511989A JPH02105617A JP H02105617 A JPH02105617 A JP H02105617A JP 1215119 A JP1215119 A JP 1215119A JP 21511989 A JP21511989 A JP 21511989A JP H02105617 A JPH02105617 A JP H02105617A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/12—Shaping pulses by steepening leading or trailing edges
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は入力信号を増幅する増幅器装置に関連し、これ
は 第１導電タイプの第１および第２電界効果トランジスタ
、 入力信号に応じて第１および第２トラニー・ジスタを駆
動する駆動回路、 を具えている。
は 第１導電タイプの第１および第２電界効果トランジスタ
、 入力信号に応じて第１および第２トラニー・ジスタを駆
動する駆動回路、 を具えている。
（背景技術）
良く知られているように２、例えばディジタル方形波信
号のような階段関数信号は高調波信号の無限のシーケン
スからなるものと考えられる。そのような信号を増幅す
るために、原理的には最大限の帯域幅を有する増幅器を
使用することが要求されている。と言うのは、さもなけ
れば増幅された出力信号の波形は増幅すべき入力信号の
波形から著しく異なるものとなるであろう。これは特に
信号縁部が影響されると言う結果となる。
号のような階段関数信号は高調波信号の無限のシーケン
スからなるものと考えられる。そのような信号を増幅す
るために、原理的には最大限の帯域幅を有する増幅器を
使用することが要求されている。と言うのは、さもなけ
れば増幅された出力信号の波形は増幅すべき入力信号の
波形から著しく異なるものとなるであろう。これは特に
信号縁部が影響されると言う結果となる。
増幅器装置の階段関数応答は、例えば増幅器装置の負荷
に並列にインダクタンスを配設することにより誘導的に
補正でき、なかんずく漂遊容量と配線容量の効果をキャ
ンセルできる。そのようなインダクタンスは容量性負荷
あるいはその容量性成分の充電（あるいは放電）プロセ
スをスピードアップし、それは階段関数信号の縁部の急
峻性を改善する。階段関数信号の縁部急峻性はなかんず
くその上昇時間により表され、これは信号がその最終定
常値の１０％から９０％に上昇するために必要な時間を
意味するものと理解されている。
に並列にインダクタンスを配設することにより誘導的に
補正でき、なかんずく漂遊容量と配線容量の効果をキャ
ンセルできる。そのようなインダクタンスは容量性負荷
あるいはその容量性成分の充電（あるいは放電）プロセ
スをスピードアップし、それは階段関数信号の縁部の急
峻性を改善する。階段関数信号の縁部急峻性はなかんず
くその上昇時間により表され、これは信号がその最終定
常値の１０％から９０％に上昇するために必要な時間を
意味するものと理解されている。
集積回路では回路基板上にインダクタンスが形成できな
いから、従ってこれらの素子は集積回路に外部的に付加
しなければならない。一般にそのような外部素子はあま
り望ましいものではない。
いから、従ってこれらの素子は集積回路に外部的に付加
しなければならない。一般にそのような外部素子はあま
り望ましいものではない。
（発明の開示）
従って、本発明の目的は、出力信号の縁部の急峻性を改
善するために外部インダクタンスあるいは他の補正回路
網の使用を必要としない増幅器装置、特にディジタル信
号を増幅する装置を与えることである。本発明によると
、それは −駆動回路は第１電源端子に結合され、かつ第１および
第２出力端子を有し、 一第１１−ランジスタのドレイン・ソース通路は駆動回
路の第１出力と第２電源端子の間に結合され、 一第２トランジスタのドレイン・ソース通路は駆動回路
の第２出力と第２電源端子の間に結合され、かつ 一第１トランジスタのドレインは第２トランジスタのゲ
ー・トに結合され、かつ抵抗素子を通してそのゲートに
結合され、それは容量性素子を連して第２７Ｉｉ源端子
に結合されること、を特徴とする冒頭の記事に規定され
たタイプの増幅器装置で達成されている。
善するために外部インダクタンスあるいは他の補正回路
網の使用を必要としない増幅器装置、特にディジタル信
号を増幅する装置を与えることである。本発明によると
、それは −駆動回路は第１電源端子に結合され、かつ第１および
第２出力端子を有し、 一第１１−ランジスタのドレイン・ソース通路は駆動回
路の第１出力と第２電源端子の間に結合され、 一第２トランジスタのドレイン・ソース通路は駆動回路
の第２出力と第２電源端子の間に結合され、かつ 一第１トランジスタのドレインは第２トランジスタのゲ
ー・トに結合され、かつ抵抗素子を通してそのゲートに
結合され、それは容量性素子を連して第２７Ｉｉ源端子
に結合されること、を特徴とする冒頭の記事に規定され
たタイプの増幅器装置で達成されている。
本発明による装置では、２つの電界効果トランジスタは
通常そうであるように、それらのゲート電極に駆動信号
を印加することにより駆動されず、駆動信号はそれらの
ドレイン電極に印加されている。抵抗素子および容量性
素子は位相シフト回路を構成し、それは第１電界効果ト
ランジスタのドレイン電極に印加された駆動信号が位相
遅れをもっテ上記のトランジスタのゲート電極に現れる
ようなものである。それ故、このように生成されたドレ
イン電流は印加されたドレイン・ソース電圧を遅らせ、
従って誘導特性を有するリアクタンス回路が得られる。
通常そうであるように、それらのゲート電極に駆動信号
を印加することにより駆動されず、駆動信号はそれらの
ドレイン電極に印加されている。抵抗素子および容量性
素子は位相シフト回路を構成し、それは第１電界効果ト
ランジスタのドレイン電極に印加された駆動信号が位相
遅れをもっテ上記のトランジスタのゲート電極に現れる
ようなものである。それ故、このように生成されたドレ
イン電流は印加されたドレイン・ソース電圧を遅らせ、
従って誘導特性を有するリアクタンス回路が得られる。
本発明による装置では、この誘導性リアクタンス回路は
第２電界効果トランジスタの寄生ゲート・ソース・キャ
パシタンスに並列に配設され、その結果としてこの第２
電界効果トランジスタはさらに急速にターンオン、ター
ンオフされる。この電界効果トランジスタのドレイン電
極に現れる出力信号はりアクタンス回路が無い場合より
も急峻な縁部を有すると言う結果となる。
第２電界効果トランジスタの寄生ゲート・ソース・キャ
パシタンスに並列に配設され、その結果としてこの第２
電界効果トランジスタはさらに急速にターンオン、ター
ンオフされる。この電界効果トランジスタのドレイン電
極に現れる出力信号はりアクタンス回路が無い場合より
も急峻な縁部を有すると言う結果となる。
本発明による装置は集積された増幅器装置での使用に非
常に適している。増幅器装置が「バイポーラ−相補金属
酸化物シリコン（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ ５ｉｌｉｃｏｎ）
Ｊ （８１０ＭＯ３）で製作され、バイポーラ−成分と
ユニポーラ−成分が双方とも同じ基板に形成される本発
明の別の実施例は、抵抗素子が集積された抵抗器である
集積回路としてこの装置が構成されることを特徴として
いる。
常に適している。増幅器装置が「バイポーラ−相補金属
酸化物シリコン（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ ５ｉｌｉｃｏｎ）
Ｊ （８１０ＭＯ３）で製作され、バイポーラ−成分と
ユニポーラ−成分が双方とも同じ基板に形成される本発
明の別の実施例は、抵抗素子が集積された抵抗器である
集積回路としてこの装置が構成されることを特徴として
いる。
本発明の別の実施例は、容量性素子が第１電界効果トラ
ンジスタのゲート・ソースキャパシタンスにより構成さ
れていることを特徴としている。
ンジスタのゲート・ソースキャパシタンスにより構成さ
れていることを特徴としている。
第１電界効果トランジスタがターンオフされる場合に、
そのゲート電極の電圧が電界効果トランジスタのしきい
値電圧以下に減少しないようにこの装置は形成でき、こ
れは電界効果トランジスタが再びターンオされする場合
の時間の損失を排除する。このために、本発明の一実施
例は、抵抗素子が約１０キロオームと１００キロオーム
の間の抵抗を、そして容量性素子が１００ｐＦ、ｌ！：
１０００ｐＦの間のキャパシタンスを有することを特徴
としている。。
そのゲート電極の電圧が電界効果トランジスタのしきい
値電圧以下に減少しないようにこの装置は形成でき、こ
れは電界効果トランジスタが再びターンオされする場合
の時間の損失を排除する。このために、本発明の一実施
例は、抵抗素子が約１０キロオームと１００キロオーム
の間の抵抗を、そして容量性素子が１００ｐＦ、ｌ！：
１０００ｐＦの間のキャパシタンスを有することを特徴
としている。。
ＢＩＣＭＯ３技術で製作するのに非常に適し、ている駆
動回路は、駆動回路が第１および第２バイポーラ−トラ
ンジスタを具え、それらのベース電極は増幅すべき信号
の第１および第２入力端子をそれぞれ構成し、該トラン
ジスタは第１電源端子に結合され、かつ第２導電タイプ
の第３および第４電界効果トランジス・夕のソース電極
にそれぞれ結合されたそれらのコレクタ・エミッタ通路
を有し、第３および第４電界効果トランジスタのドレイ
ン電極は駆動回路の第１および第２出力を構成し、その
ゲート電極は相互接続され、かつ電流基準回路の出力に
接続されていることを特徴としている。
動回路は、駆動回路が第１および第２バイポーラ−トラ
ンジスタを具え、それらのベース電極は増幅すべき信号
の第１および第２入力端子をそれぞれ構成し、該トラン
ジスタは第１電源端子に結合され、かつ第２導電タイプ
の第３および第４電界効果トランジス・夕のソース電極
にそれぞれ結合されたそれらのコレクタ・エミッタ通路
を有し、第３および第４電界効果トランジスタのドレイ
ン電極は駆動回路の第１および第２出力を構成し、その
ゲート電極は相互接続され、かつ電流基準回路の出力に
接続されていることを特徴としている。
増幅すべき人力信号は第１および第２バイポーラ−トラ
ンジスタのベース電極に反対の位相で印加できる。しか
し、増幅器装置はまた１つのベース電極を固定電位に維
持し、かつ他のベース電極に入力信号を印加することに
より対称的に駆動することもできる。
ンジスタのベース電極に反対の位相で印加できる。しか
し、増幅器装置はまた１つのベース電極を固定電位に維
持し、かつ他のベース電極に入力信号を印加することに
より対称的に駆動することもできる。
本発明による増幅器装置のなおまた別の実施例は、電流
基準回路が第１電源端子と第２電源端子の間に、ダイオ
ードとして接続された第３バイポーラ−トランジスタと
、第２導電タイプの第５電界効果トランジスタのソース
・ドレイン通路と、電流基準素子との直列配列を具え、
上記の第５電界効果トランジスタのドレイン電極とゲー
ト電極は相互接続され、かつ電流基準回路の出力を構成
することを特徴としている。
基準回路が第１電源端子と第２電源端子の間に、ダイオ
ードとして接続された第３バイポーラ−トランジスタと
、第２導電タイプの第５電界効果トランジスタのソース
・ドレイン通路と、電流基準素子との直列配列を具え、
上記の第５電界効果トランジスタのドレイン電極とゲー
ト電極は相互接続され、かつ電流基準回路の出力を構成
することを特徴としている。
本発明による集積増幅器装置の好ましい実施例を図面を
参照して、実例により詳細に説明する。
参照して、実例により詳細に説明する。
（実施例）
第１図に示された装置は、第１のＮチャネル絶縁ゲート
電界効果トランジスタＴＩ（英語文献では一般に金属酸
化物シリコントランジスタ： ＭＯ８Ｔ［Ｍｅｔａｌ
０ｘｉｄｅ ５ｉｌｉｃｏｎ Ｔｒａｎｓｉｓｔｏｒ］
として規定されている）と、エンハンスメント・モード
・タイプの第２のＮチャネル絶縁ゲート電界効果トラン
ジスタＴ２を具えている。２つのＭＱＳ トランジスタ
Ｔ、、Ｔ、のソース電極は信号アースを構成している電
源端子２に接続されている。Ｔ、のドレイン電極はＴ、
のゲート電極に接続されている。
電界効果トランジスタＴＩ（英語文献では一般に金属酸
化物シリコントランジスタ： ＭＯ８Ｔ［Ｍｅｔａｌ
０ｘｉｄｅ ５ｉｌｉｃｏｎ Ｔｒａｎｓｉｓｔｏｒ］
として規定されている）と、エンハンスメント・モード
・タイプの第２のＮチャネル絶縁ゲート電界効果トラン
ジスタＴ２を具えている。２つのＭＱＳ トランジスタ
Ｔ、、Ｔ、のソース電極は信号アースを構成している電
源端子２に接続されている。Ｔ、のドレイン電極はＴ、
のゲート電極に接続されている。
本発明によると、基板内に集積されている抵抗器ＲはＭ
ＯＳトランジスタＴ、とＴ、のゲート電極の間に配設さ
れ、容量性作用を有しかつＭＯＳトランジスタＴ、の一
部分を形成する素子はＴ。
ＯＳトランジスタＴ、とＴ、のゲート電極の間に配設さ
れ、容量性作用を有しかつＭＯＳトランジスタＴ、の一
部分を形成する素子はＴ。
のゲート電極と電源端子２の間に配設されたキャバシタ
として線図的に表わされている。
として線図的に表わされている。
Ｔ、とＴ、のドレイン電極は第３および第４Ｐチヤネル
絶縁ゲート電界効果トランジスタＴ３およびＴ４の各ド
レイン電極に接続されている。ＴＳおよびＴ４のソース
電極は双方ともＮＰＮタイプである第１および第２バイ
ポーラ−エミッタフォロアートランジスタＱ 、、 Ｑ
、のエミッタに接続されている。トランジスタＱ、と
Ｑ、は電源端子１に接続されたそれらのコレクタを有し
ている。トランジスタＱ、とＱ、のベースはそれぞれ第
１入力端子３と第２入力端子４を構成している。
絶縁ゲート電界効果トランジスタＴ３およびＴ４の各ド
レイン電極に接続されている。ＴＳおよびＴ４のソース
電極は双方ともＮＰＮタイプである第１および第２バイ
ポーラ−エミッタフォロアートランジスタＱ 、、 Ｑ
、のエミッタに接続されている。トランジスタＱ、と
Ｑ、は電源端子１に接続されたそれらのコレクタを有し
ている。トランジスタＱ、とＱ、のベースはそれぞれ第
１入力端子３と第２入力端子４を構成している。
ＭＯＳトランジスタＴ３とＴ４のゲート電極は相互接続
され、かつ第５Ｐチヤネル絶縁ゲート電界効果トランジ
スタＴ、のゲート電極に接続されている。このＭＯＳト
ランジスタＴ、ちまたエンハンスメントタイプのもので
ある。Ｔ５のドレイン電極とゲート電極は相互接続され
、従ってＭＯＳトランジスタＴ、、Ｔ４およびＴ５は電
流ミラー回路を構成している。ＴＳのソース電極は第３
バイポーラ−ＮＰＮ トランジスタＱ３のエミッタに接
続されており、ＮＰＮ トランジスタＱ、は電源端子１
に接続されたそのコレクタとそのベースを有している。
され、かつ第５Ｐチヤネル絶縁ゲート電界効果トランジ
スタＴ、のゲート電極に接続されている。このＭＯＳト
ランジスタＴ、ちまたエンハンスメントタイプのもので
ある。Ｔ５のドレイン電極とゲート電極は相互接続され
、従ってＭＯＳトランジスタＴ、、Ｔ４およびＴ５は電
流ミラー回路を構成している。ＴＳのソース電極は第３
バイポーラ−ＮＰＮ トランジスタＱ３のエミッタに接
続されており、ＮＰＮ トランジスタＱ、は電源端子１
に接続されたそのコレクタとそのベースを有している。
ＭＯＳ トランジスタＴ、のドレイン電極は電流基準素
子Ｉに接続され、その別の端部は電源端子２に接続され
ている。電流基準素子Ｉはこの装置にバイアス電流を供
給し、かつそれ自身は既知の適当に集積できる形態のも
のである。
子Ｉに接続され、その別の端部は電源端子２に接続され
ている。電流基準素子Ｉはこの装置にバイアス電流を供
給し、かつそれ自身は既知の適当に集積できる形態のも
のである。
この装置の出力信号はＭＯＳ トランジスタＴ、のドレ
イン電極に接続されている出力端子５から取られている
。この装置の動作は以下の通りである。
イン電極に接続されている出力端子５から取られている
。この装置の動作は以下の通りである。
階段関数信号を例えばディジタル方形波信号として第１
入力端子３と第２入力端子４に反対の位相で印加するこ
とにより、トランジスタＱ、とＱ。
入力端子３と第２入力端子４に反対の位相で印加するこ
とにより、トランジスタＱ、とＱ。
は交互にターンオンとターンオフされる。これはＭＯＳ
トランジスタ Ｔ、、ＴＳとトランジスタＴ、。
トランジスタ Ｔ、、ＴＳとトランジスタＴ、。
Ｔ４を具える回路が交互にターンオンあるいはターンオ
フされることを意味する。
フされることを意味する。
従って、第２ ＭＯＳ トランジスタＴ、のドレイン電
極上の電圧は電源電圧マイナス トランジスタＱ、のコ
レクタ・エミッタ通路に掛かる電圧と信号アースの間で
変化する。
極上の電圧は電源電圧マイナス トランジスタＱ、のコ
レクタ・エミッタ通路に掛かる電圧と信号アースの間で
変化する。
ＲとＣが位相シフト回路網を構成するから、ＭＯＳトラ
ンジスタＴ、のゲート電圧はこのトランジスタがＲとＣ
の値に依存してそのドレイン電極でターンオンあるいは
ターンオフされる場合にそのドレイン電圧を遅らせるで
あろう。その結果、ドレイン電流はまたドレイン電圧を
遅らせるであろう。
ンジスタＴ、のゲート電圧はこのトランジスタがＲとＣ
の値に依存してそのドレイン電極でターンオンあるいは
ターンオフされる場合にそのドレイン電圧を遅らせるで
あろう。その結果、ドレイン電流はまたドレイン電圧を
遅らせるであろう。
従って、誘導性素子は第２Ｍ０３Ｆ−ランジスタＴ２の
ゲート電極に並列に配設される。これはＴ、のゲート電
極における漂遊容量が並列接続誘導性素子の無い場合よ
りもさらに急速に充放電される結果となり、従ってその
ドレイン電極上の出力信号は比較的急峻な縁部を持つで
あろう。
ゲート電極に並列に配設される。これはＴ、のゲート電
極における漂遊容量が並列接続誘導性素子の無い場合よ
りもさらに急速に充放電される結果となり、従ってその
ドレイン電極上の出力信号は比較的急峻な縁部を持つで
あろう。
装置の帯域幅がこのように実際に増大すると、増幅すべ
き印加信号に対する出力信号の遅延の生起は装置の適当
な較正により回避できる。遅延時間はＲとＣの値の選択
により表される。実際には、１０と１００キロオームの
間のＲの値と１００と１０００ｐＰの間のＣの値が満足
すべきものと見いだされている。
き印加信号に対する出力信号の遅延の生起は装置の適当
な較正により回避できる。遅延時間はＲとＣの値の選択
により表される。実際には、１０と１００キロオームの
間のＲの値と１００と１０００ｐＰの間のＣの値が満足
すべきものと見いだされている。
これらの値により、ＭＯＳトランジスタＴ、がターンオ
フされる場合にそのゲート電圧はしきい値電圧以上の値
に止どまり、これは明らかに増幅すべき信号の周波数に
関係している。Ｔ、が再びターンオンされる場合、何ら
の遅延も存在しないかあるいは非常小さい遅延しか存在
しない。と言うのは、トランジスタＴ、が導通できる前
にゲート電圧はまづそのしきい値以上にもたらされる必
要が無いからである。
フされる場合にそのゲート電圧はしきい値電圧以上の値
に止どまり、これは明らかに増幅すべき信号の周波数に
関係している。Ｔ、が再びターンオンされる場合、何ら
の遅延も存在しないかあるいは非常小さい遅延しか存在
しない。と言うのは、トランジスタＴ、が導通できる前
にゲート電圧はまづそのしきい値以上にもたらされる必
要が無いからである。
例えばＰチャネルＭＯＳ トランジスタを具える電流ミ
ラーをバイポーラ−ＰＮＰ トランジスタを具える電流
ミラーで置き換えることによりこの装置は種々のやり方
で修正できることは明らかである。この装置の一層の修
正は本発明の範囲を逸脱することな（当業者にとって明
らかであろう。
ラーをバイポーラ−ＰＮＰ トランジスタを具える電流
ミラーで置き換えることによりこの装置は種々のやり方
で修正できることは明らかである。この装置の一層の修
正は本発明の範囲を逸脱することな（当業者にとって明
らかであろう。
（要約）
本発明は増幅器装置に関連し、これは同じ導電タイプの
第１（Ｔ、）および第２ （’ｒ ｔ）電界効果トラン
ジスタと、駆動回路（Ｑ １． Ｑ 、、 Ｑ ３．
Ｔ ３． Ｔ 、、 Ｔ 、。
第１（Ｔ、）および第２ （’ｒ ｔ）電界効果トラン
ジスタと、駆動回路（Ｑ １． Ｑ 、、 Ｑ ３．
Ｔ ３． Ｔ 、、 Ｔ 、。
■）を具え、この駆動回路は２つの電界効果トランジス
タ（’ｒ Ｉｔ Ｔ ｔ）の各ドレイン電極を増幅すべ
き信号で駆動し゛、かつ入力端子（３，４）には２つの
電界効果トランジスタ（’ｒ Ｉｔ Ｔ ｔ）の各ドレ
イン電極を駆動するようこの信号が印加されている。
タ（’ｒ Ｉｔ Ｔ ｔ）の各ドレイン電極を増幅すべ
き信号で駆動し゛、かつ入力端子（３，４）には２つの
電界効果トランジスタ（’ｒ Ｉｔ Ｔ ｔ）の各ドレ
イン電極を駆動するようこの信号が印加されている。
抵抗作用を有する素子（Ｒ）が第１電界効果トランジス
タ（Ｔ、）のドレイン電極とゲート電極の間に形成され
、容量性作用を有する素子（Ｃ）がゲート電極とソース
電極の間に形成されている。上記の素子（Ｒ，Ｃ）と共
に、第１電界効果トランジスタ（Ｔ、）は誘導特性を有
するリアクタンス回路を構成し、このリアクタンス回路
は第２電界効果トランジスタ（Ｔｔ）の寄生ゲート・ソ
ース・キャパシタンスと並列に配設されている。これは
第２電界効果トランジスタ（Ｔ２）のドレイン電極にお
いて出力端子（５）の階段関数応答と階段階段信号の急
峻性が、上記のりアクタンス回路の無い増幅器装置に比
べて改善されると言う結果となっている。
タ（Ｔ、）のドレイン電極とゲート電極の間に形成され
、容量性作用を有する素子（Ｃ）がゲート電極とソース
電極の間に形成されている。上記の素子（Ｒ，Ｃ）と共
に、第１電界効果トランジスタ（Ｔ、）は誘導特性を有
するリアクタンス回路を構成し、このリアクタンス回路
は第２電界効果トランジスタ（Ｔｔ）の寄生ゲート・ソ
ース・キャパシタンスと並列に配設されている。これは
第２電界効果トランジスタ（Ｔ２）のドレイン電極にお
いて出力端子（５）の階段関数応答と階段階段信号の急
峻性が、上記のりアクタンス回路の無い増幅器装置に比
べて改善されると言う結果となっている。
この回路はＢＩＣＭＯ３技術による集積に非常に適して
いる。
いる。
第１図は本発明による増幅器装置の好ましい一実施例を
示している。
示している。
Claims (1)
- 【特許請求の範囲】 １、入力信号を増幅する増幅器装置であって、−第１導
電タイプの第１および第２電界効果トランジスタ、 −入力信号に応じて第１および第２トランジスタを駆動
する駆動回路、 を具えるものにおいて、 −駆動回路は第１電源端子に結合され、かつ第１および
第２出力端子を有し、 −第１トランジスタのドレイン・ソース通路は駆動回路
の第１出力と第２電源端子の間に結合され、 −第２トランジスタのドレイン・ソース通路は駆動回路
の第２出力と第２電源端子の間に結合され、かつ −第１トランジスタのドレインは第２トランジスタのゲ
ートに結合され、かつ抵抗素子を通してそのゲートに結
合され、それは容量性素子を通して第２電源端子に結合
されること、 を特徴とする増幅器装置。 ２、抵抗素子が集積抵抗器である集積回路として装置が
構成されていることを特徴とする請求項１に記載の増幅
器装置。 ３、容量性素子が第１電界効果トランジスタのゲート・
ソースキャパシタンスにより構成されていることを特徴
とする請求項２に記載の増幅器装置。 ４、抵抗素子が約１０キロオームと１００キロオームの
間の抵抗を、そして容量性素子が１００ｐＦと１０００
ｐＦの間のキャパシタンスを有することを特徴とする請
求項３に記載の増幅器装置。 ５、駆動回路は第１および第２バイポーラートランジス
タを具え、それらのベース電極は増幅すべき信号の第１
および第２入力端子をそれぞれ構成し、該トランジスタ
は第１電源端子に結合され、かつ第２導電タイプの第３
および第４電界効果トランジスタのソース電極にそれぞ
れ結合されたそれらのコレクタ・エミッタ通路を有し、
第３および第４電界効果トランジスタのドレイン電極は
駆動回路の第１および第２出力を構成し、そのゲート電
極は相互接続され、かつ電流基準回路の出力に接続され
ていることを特徴とする請求項１から４のいずれか１つ
に記載の増幅器装置。 ６、電流基準回路が第１電源端子と第２電源端子の間に
、ダイオードとして接続された第３バイポーラートラン
ジスタと、第２導電タイプの第５電界効果トランジスタ
のソース・ドレイン通路と、電流基準素子との直列配列
を具え、上記の第５電界効果トランジスタのドレイン電
極とゲート電極は相互接続され、かつ電流基準回路の出
力を構成することを特徴とする請求項５に記載の増幅器
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8802103 | 1988-08-26 | ||
| NL8802103 | 1988-08-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105617A true JPH02105617A (ja) | 1990-04-18 |
| JP2747335B2 JP2747335B2 (ja) | 1998-05-06 |
Family
ID=19852800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215119A Expired - Lifetime JP2747335B2 (ja) | 1988-08-26 | 1989-08-23 | ディジタル信号を増幅する増幅器装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5043601A (ja) |
| EP (1) | EP0357131B1 (ja) |
| JP (1) | JP2747335B2 (ja) |
| KR (1) | KR0161270B1 (ja) |
| DE (1) | DE68910238T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331438B2 (en) | 2003-03-07 | 2008-02-19 | Nok Corporation | Solenoid clutch coupling |
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|---|---|---|---|---|
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-
1989
- 1989-08-17 US US07/395,130 patent/US5043601A/en not_active Expired - Fee Related
- 1989-08-23 JP JP1215119A patent/JP2747335B2/ja not_active Expired - Lifetime
- 1989-08-23 KR KR1019890011974A patent/KR0161270B1/ko not_active IP Right Cessation
- 1989-08-24 EP EP89202143A patent/EP0357131B1/en not_active Expired - Lifetime
- 1989-08-24 DE DE89202143T patent/DE68910238T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331438B2 (en) | 2003-03-07 | 2008-02-19 | Nok Corporation | Solenoid clutch coupling |
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| Publication number | Publication date |
|---|---|
| EP0357131B1 (en) | 1993-10-27 |
| KR0161270B1 (ko) | 1999-03-20 |
| DE68910238T2 (de) | 1994-05-05 |
| KR900004105A (ko) | 1990-03-27 |
| JP2747335B2 (ja) | 1998-05-06 |
| EP0357131A2 (en) | 1990-03-07 |
| DE68910238D1 (de) | 1993-12-02 |
| EP0357131A3 (en) | 1990-03-21 |
| US5043601A (en) | 1991-08-27 |
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