JPH02105617A - ディジタル信号を増幅する増幅器装置 - Google Patents
ディジタル信号を増幅する増幅器装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/12—Shaping pulses by steepening leading or trailing edges
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
- H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
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- H03F—AMPLIFIERS
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- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は入力信号を増幅する増幅器装置に関連し、これ
は 第1導電タイプの第1および第2電界効果トランジスタ
、 入力信号に応じて第1および第2トラニー・ジスタを駆
動する駆動回路、 を具えている。
は 第1導電タイプの第1および第2電界効果トランジスタ
、 入力信号に応じて第1および第2トラニー・ジスタを駆
動する駆動回路、 を具えている。
(背景技術)
良く知られているように2、例えばディジタル方形波信
号のような階段関数信号は高調波信号の無限のシーケン
スからなるものと考えられる。そのような信号を増幅す
るために、原理的には最大限の帯域幅を有する増幅器を
使用することが要求されている。と言うのは、さもなけ
れば増幅された出力信号の波形は増幅すべき入力信号の
波形から著しく異なるものとなるであろう。これは特に
信号縁部が影響されると言う結果となる。
号のような階段関数信号は高調波信号の無限のシーケン
スからなるものと考えられる。そのような信号を増幅す
るために、原理的には最大限の帯域幅を有する増幅器を
使用することが要求されている。と言うのは、さもなけ
れば増幅された出力信号の波形は増幅すべき入力信号の
波形から著しく異なるものとなるであろう。これは特に
信号縁部が影響されると言う結果となる。
増幅器装置の階段関数応答は、例えば増幅器装置の負荷
に並列にインダクタンスを配設することにより誘導的に
補正でき、なかんずく漂遊容量と配線容量の効果をキャ
ンセルできる。そのようなインダクタンスは容量性負荷
あるいはその容量性成分の充電(あるいは放電)プロセ
スをスピードアップし、それは階段関数信号の縁部の急
峻性を改善する。階段関数信号の縁部急峻性はなかんず
くその上昇時間により表され、これは信号がその最終定
常値の10%から90%に上昇するために必要な時間を
意味するものと理解されている。
に並列にインダクタンスを配設することにより誘導的に
補正でき、なかんずく漂遊容量と配線容量の効果をキャ
ンセルできる。そのようなインダクタンスは容量性負荷
あるいはその容量性成分の充電(あるいは放電)プロセ
スをスピードアップし、それは階段関数信号の縁部の急
峻性を改善する。階段関数信号の縁部急峻性はなかんず
くその上昇時間により表され、これは信号がその最終定
常値の10%から90%に上昇するために必要な時間を
意味するものと理解されている。
集積回路では回路基板上にインダクタンスが形成できな
いから、従ってこれらの素子は集積回路に外部的に付加
しなければならない。一般にそのような外部素子はあま
り望ましいものではない。
いから、従ってこれらの素子は集積回路に外部的に付加
しなければならない。一般にそのような外部素子はあま
り望ましいものではない。
(発明の開示)
従って、本発明の目的は、出力信号の縁部の急峻性を改
善するために外部インダクタンスあるいは他の補正回路
網の使用を必要としない増幅器装置、特にディジタル信
号を増幅する装置を与えることである。本発明によると
、それは −駆動回路は第1電源端子に結合され、かつ第1および
第2出力端子を有し、 一第11−ランジスタのドレイン・ソース通路は駆動回
路の第1出力と第2電源端子の間に結合され、 一第2トランジスタのドレイン・ソース通路は駆動回路
の第2出力と第2電源端子の間に結合され、かつ 一第1トランジスタのドレインは第2トランジスタのゲ
ー・トに結合され、かつ抵抗素子を通してそのゲートに
結合され、それは容量性素子を連して第27Ii源端子
に結合されること、を特徴とする冒頭の記事に規定され
たタイプの増幅器装置で達成されている。
善するために外部インダクタンスあるいは他の補正回路
網の使用を必要としない増幅器装置、特にディジタル信
号を増幅する装置を与えることである。本発明によると
、それは −駆動回路は第1電源端子に結合され、かつ第1および
第2出力端子を有し、 一第11−ランジスタのドレイン・ソース通路は駆動回
路の第1出力と第2電源端子の間に結合され、 一第2トランジスタのドレイン・ソース通路は駆動回路
の第2出力と第2電源端子の間に結合され、かつ 一第1トランジスタのドレインは第2トランジスタのゲ
ー・トに結合され、かつ抵抗素子を通してそのゲートに
結合され、それは容量性素子を連して第27Ii源端子
に結合されること、を特徴とする冒頭の記事に規定され
たタイプの増幅器装置で達成されている。
本発明による装置では、2つの電界効果トランジスタは
通常そうであるように、それらのゲート電極に駆動信号
を印加することにより駆動されず、駆動信号はそれらの
ドレイン電極に印加されている。抵抗素子および容量性
素子は位相シフト回路を構成し、それは第1電界効果ト
ランジスタのドレイン電極に印加された駆動信号が位相
遅れをもっテ上記のトランジスタのゲート電極に現れる
ようなものである。それ故、このように生成されたドレ
イン電流は印加されたドレイン・ソース電圧を遅らせ、
従って誘導特性を有するリアクタンス回路が得られる。
通常そうであるように、それらのゲート電極に駆動信号
を印加することにより駆動されず、駆動信号はそれらの
ドレイン電極に印加されている。抵抗素子および容量性
素子は位相シフト回路を構成し、それは第1電界効果ト
ランジスタのドレイン電極に印加された駆動信号が位相
遅れをもっテ上記のトランジスタのゲート電極に現れる
ようなものである。それ故、このように生成されたドレ
イン電流は印加されたドレイン・ソース電圧を遅らせ、
従って誘導特性を有するリアクタンス回路が得られる。
本発明による装置では、この誘導性リアクタンス回路は
第2電界効果トランジスタの寄生ゲート・ソース・キャ
パシタンスに並列に配設され、その結果としてこの第2
電界効果トランジスタはさらに急速にターンオン、ター
ンオフされる。この電界効果トランジスタのドレイン電
極に現れる出力信号はりアクタンス回路が無い場合より
も急峻な縁部を有すると言う結果となる。
第2電界効果トランジスタの寄生ゲート・ソース・キャ
パシタンスに並列に配設され、その結果としてこの第2
電界効果トランジスタはさらに急速にターンオン、ター
ンオフされる。この電界効果トランジスタのドレイン電
極に現れる出力信号はりアクタンス回路が無い場合より
も急峻な縁部を有すると言う結果となる。
本発明による装置は集積された増幅器装置での使用に非
常に適している。増幅器装置が「バイポーラ−相補金属
酸化物シリコン(Bipolar Complemen
tary Metal 0xide 5ilicon)
J (810MO3)で製作され、バイポーラ−成分と
ユニポーラ−成分が双方とも同じ基板に形成される本発
明の別の実施例は、抵抗素子が集積された抵抗器である
集積回路としてこの装置が構成されることを特徴として
いる。
常に適している。増幅器装置が「バイポーラ−相補金属
酸化物シリコン(Bipolar Complemen
tary Metal 0xide 5ilicon)
J (810MO3)で製作され、バイポーラ−成分と
ユニポーラ−成分が双方とも同じ基板に形成される本発
明の別の実施例は、抵抗素子が集積された抵抗器である
集積回路としてこの装置が構成されることを特徴として
いる。
本発明の別の実施例は、容量性素子が第1電界効果トラ
ンジスタのゲート・ソースキャパシタンスにより構成さ
れていることを特徴としている。
ンジスタのゲート・ソースキャパシタンスにより構成さ
れていることを特徴としている。
第1電界効果トランジスタがターンオフされる場合に、
そのゲート電極の電圧が電界効果トランジスタのしきい
値電圧以下に減少しないようにこの装置は形成でき、こ
れは電界効果トランジスタが再びターンオされする場合
の時間の損失を排除する。このために、本発明の一実施
例は、抵抗素子が約10キロオームと100キロオーム
の間の抵抗を、そして容量性素子が100pF、l!:
1000pFの間のキャパシタンスを有することを特徴
としている。。
そのゲート電極の電圧が電界効果トランジスタのしきい
値電圧以下に減少しないようにこの装置は形成でき、こ
れは電界効果トランジスタが再びターンオされする場合
の時間の損失を排除する。このために、本発明の一実施
例は、抵抗素子が約10キロオームと100キロオーム
の間の抵抗を、そして容量性素子が100pF、l!:
1000pFの間のキャパシタンスを有することを特徴
としている。。
BICMO3技術で製作するのに非常に適し、ている駆
動回路は、駆動回路が第1および第2バイポーラ−トラ
ンジスタを具え、それらのベース電極は増幅すべき信号
の第1および第2入力端子をそれぞれ構成し、該トラン
ジスタは第1電源端子に結合され、かつ第2導電タイプ
の第3および第4電界効果トランジス・夕のソース電極
にそれぞれ結合されたそれらのコレクタ・エミッタ通路
を有し、第3および第4電界効果トランジスタのドレイ
ン電極は駆動回路の第1および第2出力を構成し、その
ゲート電極は相互接続され、かつ電流基準回路の出力に
接続されていることを特徴としている。
動回路は、駆動回路が第1および第2バイポーラ−トラ
ンジスタを具え、それらのベース電極は増幅すべき信号
の第1および第2入力端子をそれぞれ構成し、該トラン
ジスタは第1電源端子に結合され、かつ第2導電タイプ
の第3および第4電界効果トランジス・夕のソース電極
にそれぞれ結合されたそれらのコレクタ・エミッタ通路
を有し、第3および第4電界効果トランジスタのドレイ
ン電極は駆動回路の第1および第2出力を構成し、その
ゲート電極は相互接続され、かつ電流基準回路の出力に
接続されていることを特徴としている。
増幅すべき人力信号は第1および第2バイポーラ−トラ
ンジスタのベース電極に反対の位相で印加できる。しか
し、増幅器装置はまた1つのベース電極を固定電位に維
持し、かつ他のベース電極に入力信号を印加することに
より対称的に駆動することもできる。
ンジスタのベース電極に反対の位相で印加できる。しか
し、増幅器装置はまた1つのベース電極を固定電位に維
持し、かつ他のベース電極に入力信号を印加することに
より対称的に駆動することもできる。
本発明による増幅器装置のなおまた別の実施例は、電流
基準回路が第1電源端子と第2電源端子の間に、ダイオ
ードとして接続された第3バイポーラ−トランジスタと
、第2導電タイプの第5電界効果トランジスタのソース
・ドレイン通路と、電流基準素子との直列配列を具え、
上記の第5電界効果トランジスタのドレイン電極とゲー
ト電極は相互接続され、かつ電流基準回路の出力を構成
することを特徴としている。
基準回路が第1電源端子と第2電源端子の間に、ダイオ
ードとして接続された第3バイポーラ−トランジスタと
、第2導電タイプの第5電界効果トランジスタのソース
・ドレイン通路と、電流基準素子との直列配列を具え、
上記の第5電界効果トランジスタのドレイン電極とゲー
ト電極は相互接続され、かつ電流基準回路の出力を構成
することを特徴としている。
本発明による集積増幅器装置の好ましい実施例を図面を
参照して、実例により詳細に説明する。
参照して、実例により詳細に説明する。
(実施例)
第1図に示された装置は、第1のNチャネル絶縁ゲート
電界効果トランジスタTI(英語文献では一般に金属酸
化物シリコントランジスタ: MO8T[Metal
0xide 5ilicon Transistor]
として規定されている)と、エンハンスメント・モード
・タイプの第2のNチャネル絶縁ゲート電界効果トラン
ジスタT2を具えている。2つのMQS トランジスタ
T、、T、のソース電極は信号アースを構成している電
源端子2に接続されている。T、のドレイン電極はT、
のゲート電極に接続されている。
電界効果トランジスタTI(英語文献では一般に金属酸
化物シリコントランジスタ: MO8T[Metal
0xide 5ilicon Transistor]
として規定されている)と、エンハンスメント・モード
・タイプの第2のNチャネル絶縁ゲート電界効果トラン
ジスタT2を具えている。2つのMQS トランジスタ
T、、T、のソース電極は信号アースを構成している電
源端子2に接続されている。T、のドレイン電極はT、
のゲート電極に接続されている。
本発明によると、基板内に集積されている抵抗器RはM
OSトランジスタT、とT、のゲート電極の間に配設さ
れ、容量性作用を有しかつMOSトランジスタT、の一
部分を形成する素子はT。
OSトランジスタT、とT、のゲート電極の間に配設さ
れ、容量性作用を有しかつMOSトランジスタT、の一
部分を形成する素子はT。
のゲート電極と電源端子2の間に配設されたキャバシタ
として線図的に表わされている。
として線図的に表わされている。
T、とT、のドレイン電極は第3および第4Pチヤネル
絶縁ゲート電界効果トランジスタT3およびT4の各ド
レイン電極に接続されている。TSおよびT4のソース
電極は双方ともNPNタイプである第1および第2バイ
ポーラ−エミッタフォロアートランジスタQ 、、 Q
、のエミッタに接続されている。トランジスタQ、と
Q、は電源端子1に接続されたそれらのコレクタを有し
ている。トランジスタQ、とQ、のベースはそれぞれ第
1入力端子3と第2入力端子4を構成している。
絶縁ゲート電界効果トランジスタT3およびT4の各ド
レイン電極に接続されている。TSおよびT4のソース
電極は双方ともNPNタイプである第1および第2バイ
ポーラ−エミッタフォロアートランジスタQ 、、 Q
、のエミッタに接続されている。トランジスタQ、と
Q、は電源端子1に接続されたそれらのコレクタを有し
ている。トランジスタQ、とQ、のベースはそれぞれ第
1入力端子3と第2入力端子4を構成している。
MOSトランジスタT3とT4のゲート電極は相互接続
され、かつ第5Pチヤネル絶縁ゲート電界効果トランジ
スタT、のゲート電極に接続されている。このMOSト
ランジスタT、ちまたエンハンスメントタイプのもので
ある。T5のドレイン電極とゲート電極は相互接続され
、従ってMOSトランジスタT、、T4およびT5は電
流ミラー回路を構成している。TSのソース電極は第3
バイポーラ−NPN トランジスタQ3のエミッタに接
続されており、NPN トランジスタQ、は電源端子1
に接続されたそのコレクタとそのベースを有している。
され、かつ第5Pチヤネル絶縁ゲート電界効果トランジ
スタT、のゲート電極に接続されている。このMOSト
ランジスタT、ちまたエンハンスメントタイプのもので
ある。T5のドレイン電極とゲート電極は相互接続され
、従ってMOSトランジスタT、、T4およびT5は電
流ミラー回路を構成している。TSのソース電極は第3
バイポーラ−NPN トランジスタQ3のエミッタに接
続されており、NPN トランジスタQ、は電源端子1
に接続されたそのコレクタとそのベースを有している。
MOS トランジスタT、のドレイン電極は電流基準素
子Iに接続され、その別の端部は電源端子2に接続され
ている。電流基準素子Iはこの装置にバイアス電流を供
給し、かつそれ自身は既知の適当に集積できる形態のも
のである。
子Iに接続され、その別の端部は電源端子2に接続され
ている。電流基準素子Iはこの装置にバイアス電流を供
給し、かつそれ自身は既知の適当に集積できる形態のも
のである。
この装置の出力信号はMOS トランジスタT、のドレ
イン電極に接続されている出力端子5から取られている
。この装置の動作は以下の通りである。
イン電極に接続されている出力端子5から取られている
。この装置の動作は以下の通りである。
階段関数信号を例えばディジタル方形波信号として第1
入力端子3と第2入力端子4に反対の位相で印加するこ
とにより、トランジスタQ、とQ。
入力端子3と第2入力端子4に反対の位相で印加するこ
とにより、トランジスタQ、とQ。
は交互にターンオンとターンオフされる。これはMOS
トランジスタ T、、TSとトランジスタT、。
トランジスタ T、、TSとトランジスタT、。
T4を具える回路が交互にターンオンあるいはターンオ
フされることを意味する。
フされることを意味する。
従って、第2 MOS トランジスタT、のドレイン電
極上の電圧は電源電圧マイナス トランジスタQ、のコ
レクタ・エミッタ通路に掛かる電圧と信号アースの間で
変化する。
極上の電圧は電源電圧マイナス トランジスタQ、のコ
レクタ・エミッタ通路に掛かる電圧と信号アースの間で
変化する。
RとCが位相シフト回路網を構成するから、MOSトラ
ンジスタT、のゲート電圧はこのトランジスタがRとC
の値に依存してそのドレイン電極でターンオンあるいは
ターンオフされる場合にそのドレイン電圧を遅らせるで
あろう。その結果、ドレイン電流はまたドレイン電圧を
遅らせるであろう。
ンジスタT、のゲート電圧はこのトランジスタがRとC
の値に依存してそのドレイン電極でターンオンあるいは
ターンオフされる場合にそのドレイン電圧を遅らせるで
あろう。その結果、ドレイン電流はまたドレイン電圧を
遅らせるであろう。
従って、誘導性素子は第2M03F−ランジスタT2の
ゲート電極に並列に配設される。これはT、のゲート電
極における漂遊容量が並列接続誘導性素子の無い場合よ
りもさらに急速に充放電される結果となり、従ってその
ドレイン電極上の出力信号は比較的急峻な縁部を持つで
あろう。
ゲート電極に並列に配設される。これはT、のゲート電
極における漂遊容量が並列接続誘導性素子の無い場合よ
りもさらに急速に充放電される結果となり、従ってその
ドレイン電極上の出力信号は比較的急峻な縁部を持つで
あろう。
装置の帯域幅がこのように実際に増大すると、増幅すべ
き印加信号に対する出力信号の遅延の生起は装置の適当
な較正により回避できる。遅延時間はRとCの値の選択
により表される。実際には、10と100キロオームの
間のRの値と100と1000pPの間のCの値が満足
すべきものと見いだされている。
き印加信号に対する出力信号の遅延の生起は装置の適当
な較正により回避できる。遅延時間はRとCの値の選択
により表される。実際には、10と100キロオームの
間のRの値と100と1000pPの間のCの値が満足
すべきものと見いだされている。
これらの値により、MOSトランジスタT、がターンオ
フされる場合にそのゲート電圧はしきい値電圧以上の値
に止どまり、これは明らかに増幅すべき信号の周波数に
関係している。T、が再びターンオンされる場合、何ら
の遅延も存在しないかあるいは非常小さい遅延しか存在
しない。と言うのは、トランジスタT、が導通できる前
にゲート電圧はまづそのしきい値以上にもたらされる必
要が無いからである。
フされる場合にそのゲート電圧はしきい値電圧以上の値
に止どまり、これは明らかに増幅すべき信号の周波数に
関係している。T、が再びターンオンされる場合、何ら
の遅延も存在しないかあるいは非常小さい遅延しか存在
しない。と言うのは、トランジスタT、が導通できる前
にゲート電圧はまづそのしきい値以上にもたらされる必
要が無いからである。
例えばPチャネルMOS トランジスタを具える電流ミ
ラーをバイポーラ−PNP トランジスタを具える電流
ミラーで置き換えることによりこの装置は種々のやり方
で修正できることは明らかである。この装置の一層の修
正は本発明の範囲を逸脱することな(当業者にとって明
らかであろう。
ラーをバイポーラ−PNP トランジスタを具える電流
ミラーで置き換えることによりこの装置は種々のやり方
で修正できることは明らかである。この装置の一層の修
正は本発明の範囲を逸脱することな(当業者にとって明
らかであろう。
(要約)
本発明は増幅器装置に関連し、これは同じ導電タイプの
第1(T、)および第2 (’r t)電界効果トラン
ジスタと、駆動回路(Q 1. Q 、、 Q 3.
T 3. T 、、 T 、。
第1(T、)および第2 (’r t)電界効果トラン
ジスタと、駆動回路(Q 1. Q 、、 Q 3.
T 3. T 、、 T 、。
■)を具え、この駆動回路は2つの電界効果トランジス
タ(’r It T t)の各ドレイン電極を増幅すべ
き信号で駆動し゛、かつ入力端子(3,4)には2つの
電界効果トランジスタ(’r It T t)の各ドレ
イン電極を駆動するようこの信号が印加されている。
タ(’r It T t)の各ドレイン電極を増幅すべ
き信号で駆動し゛、かつ入力端子(3,4)には2つの
電界効果トランジスタ(’r It T t)の各ドレ
イン電極を駆動するようこの信号が印加されている。
抵抗作用を有する素子(R)が第1電界効果トランジス
タ(T、)のドレイン電極とゲート電極の間に形成され
、容量性作用を有する素子(C)がゲート電極とソース
電極の間に形成されている。上記の素子(R,C)と共
に、第1電界効果トランジスタ(T、)は誘導特性を有
するリアクタンス回路を構成し、このリアクタンス回路
は第2電界効果トランジスタ(Tt)の寄生ゲート・ソ
ース・キャパシタンスと並列に配設されている。これは
第2電界効果トランジスタ(T2)のドレイン電極にお
いて出力端子(5)の階段関数応答と階段階段信号の急
峻性が、上記のりアクタンス回路の無い増幅器装置に比
べて改善されると言う結果となっている。
タ(T、)のドレイン電極とゲート電極の間に形成され
、容量性作用を有する素子(C)がゲート電極とソース
電極の間に形成されている。上記の素子(R,C)と共
に、第1電界効果トランジスタ(T、)は誘導特性を有
するリアクタンス回路を構成し、このリアクタンス回路
は第2電界効果トランジスタ(Tt)の寄生ゲート・ソ
ース・キャパシタンスと並列に配設されている。これは
第2電界効果トランジスタ(T2)のドレイン電極にお
いて出力端子(5)の階段関数応答と階段階段信号の急
峻性が、上記のりアクタンス回路の無い増幅器装置に比
べて改善されると言う結果となっている。
この回路はBICMO3技術による集積に非常に適して
いる。
いる。
第1図は本発明による増幅器装置の好ましい一実施例を
示している。
示している。
Claims (1)
- 【特許請求の範囲】 1、入力信号を増幅する増幅器装置であって、−第1導
電タイプの第1および第2電界効果トランジスタ、 −入力信号に応じて第1および第2トランジスタを駆動
する駆動回路、 を具えるものにおいて、 −駆動回路は第1電源端子に結合され、かつ第1および
第2出力端子を有し、 −第1トランジスタのドレイン・ソース通路は駆動回路
の第1出力と第2電源端子の間に結合され、 −第2トランジスタのドレイン・ソース通路は駆動回路
の第2出力と第2電源端子の間に結合され、かつ −第1トランジスタのドレインは第2トランジスタのゲ
ートに結合され、かつ抵抗素子を通してそのゲートに結
合され、それは容量性素子を通して第2電源端子に結合
されること、 を特徴とする増幅器装置。 2、抵抗素子が集積抵抗器である集積回路として装置が
構成されていることを特徴とする請求項1に記載の増幅
器装置。 3、容量性素子が第1電界効果トランジスタのゲート・
ソースキャパシタンスにより構成されていることを特徴
とする請求項2に記載の増幅器装置。 4、抵抗素子が約10キロオームと100キロオームの
間の抵抗を、そして容量性素子が100pFと1000
pFの間のキャパシタンスを有することを特徴とする請
求項3に記載の増幅器装置。 5、駆動回路は第1および第2バイポーラートランジス
タを具え、それらのベース電極は増幅すべき信号の第1
および第2入力端子をそれぞれ構成し、該トランジスタ
は第1電源端子に結合され、かつ第2導電タイプの第3
および第4電界効果トランジスタのソース電極にそれぞ
れ結合されたそれらのコレクタ・エミッタ通路を有し、
第3および第4電界効果トランジスタのドレイン電極は
駆動回路の第1および第2出力を構成し、そのゲート電
極は相互接続され、かつ電流基準回路の出力に接続され
ていることを特徴とする請求項1から4のいずれか1つ
に記載の増幅器装置。 6、電流基準回路が第1電源端子と第2電源端子の間に
、ダイオードとして接続された第3バイポーラートラン
ジスタと、第2導電タイプの第5電界効果トランジスタ
のソース・ドレイン通路と、電流基準素子との直列配列
を具え、上記の第5電界効果トランジスタのドレイン電
極とゲート電極は相互接続され、かつ電流基準回路の出
力を構成することを特徴とする請求項5に記載の増幅器
装置。
Applications Claiming Priority (2)
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NL8802103 | 1988-08-26 | ||
NL8802103 | 1988-08-26 |
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-
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