JPH0374534B2 - - Google Patents
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- JPH0374534B2 JPH0374534B2 JP57149678A JP14967882A JPH0374534B2 JP H0374534 B2 JPH0374534 B2 JP H0374534B2 JP 57149678 A JP57149678 A JP 57149678A JP 14967882 A JP14967882 A JP 14967882A JP H0374534 B2 JPH0374534 B2 JP H0374534B2
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- JP
- Japan
- Prior art keywords
- fetq
- fet
- source
- gate
- terminal
- Prior art date
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- Expired - Lifetime
Links
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- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
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- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は接合型電界効果半導体装置を用いて構
成されるスイツチ回路に関する。
成されるスイツチ回路に関する。
従来例の構成とその問題点
接合型電界効果トランジスタ（以下、Ｊ−
FETと略称する）は、高入力インピーダンスの
回路素子として、増幅器などの信号変換回路の入
力部に広く用いられている。また、Ｊ−FETは
スイツチ回路にも用いられ、Ｊ−FETをスイツ
チ素子として使用したスイツチ回路は、高ダイナ
ミツクレンジ、低歪率、零オフセツトの諸特性を
もち、たとえば、オーデイオ信号の切換えを行な
うためのアナログスイツチとして有望である。
FETと略称する）は、高入力インピーダンスの
回路素子として、増幅器などの信号変換回路の入
力部に広く用いられている。また、Ｊ−FETは
スイツチ回路にも用いられ、Ｊ−FETをスイツ
チ素子として使用したスイツチ回路は、高ダイナ
ミツクレンジ、低歪率、零オフセツトの諸特性を
もち、たとえば、オーデイオ信号の切換えを行な
うためのアナログスイツチとして有望である。
第１図はＪ−FETを用いて構成された従来の
スイツチ回路の典型例である。第１図中、Q1が
スイツチ素子として動作するＪ−FETであり、
そのソース電極１に入力信号源ｅを与え、そのド
レイン電極２の負荷抵抗RLを通じて出力を取り
出すもので、そのゲート電極３には制御信号が加
えられる。なお、抵抗R1はＪ−FETQ1のソー
ス・ゲート間電圧を規定するためのバイアス抵抗
である。第１図示のスイツチ回路で、Ｊ−
FETQ1のゲート電極３をフローテイング状態に
すると、Ｊ−FETQ1のソース電極１とゲート電
極３との間が抵抗R1により零バイアスで結合さ
れ、Ｊ−FETQ1はオン状態になる。逆に、ゲー
ト電極３に所定の制御信号を与えて、抵抗R1の
両端の電圧降下が、Ｊ−FETQ1のピンチオフ電
圧VP以上の電圧になるようにすると、このＪ−
FETQ1はオフ状態になる。このようなＪ−FET
を用いたスイツチ回路は、ダイナミツクレンジが
高く、低歪率、オフセツトがないという優れた機
能を備えている反面、Ｊ−FETをオフに移行さ
せる時のスイツチング速度が高速であると、Ｊ−
FETQ1の電極間容量の変化がスイツチング速度
に追従できないで、抵抗R1を通して、Ｊ−
FETQ1のゲート電極３からソース電極１への電
流が生じ、これが直流変動の雑音として出力側に
現われる。したがつて、たとえばオーデイオ信号
の切換えのためにこのようなスイツチ回路が使用
されると、この雑音がその実装回路におけるシヨ
ツク雑音となつて現われるので耳障りであるとい
う問題点になつている。
スイツチ回路の典型例である。第１図中、Q1が
スイツチ素子として動作するＪ−FETであり、
そのソース電極１に入力信号源ｅを与え、そのド
レイン電極２の負荷抵抗RLを通じて出力を取り
出すもので、そのゲート電極３には制御信号が加
えられる。なお、抵抗R1はＪ−FETQ1のソー
ス・ゲート間電圧を規定するためのバイアス抵抗
である。第１図示のスイツチ回路で、Ｊ−
FETQ1のゲート電極３をフローテイング状態に
すると、Ｊ−FETQ1のソース電極１とゲート電
極３との間が抵抗R1により零バイアスで結合さ
れ、Ｊ−FETQ1はオン状態になる。逆に、ゲー
ト電極３に所定の制御信号を与えて、抵抗R1の
両端の電圧降下が、Ｊ−FETQ1のピンチオフ電
圧VP以上の電圧になるようにすると、このＪ−
FETQ1はオフ状態になる。このようなＪ−FET
を用いたスイツチ回路は、ダイナミツクレンジが
高く、低歪率、オフセツトがないという優れた機
能を備えている反面、Ｊ−FETをオフに移行さ
せる時のスイツチング速度が高速であると、Ｊ−
FETQ1の電極間容量の変化がスイツチング速度
に追従できないで、抵抗R1を通して、Ｊ−
FETQ1のゲート電極３からソース電極１への電
流が生じ、これが直流変動の雑音として出力側に
現われる。したがつて、たとえばオーデイオ信号
の切換えのためにこのようなスイツチ回路が使用
されると、この雑音がその実装回路におけるシヨ
ツク雑音となつて現われるので耳障りであるとい
う問題点になつている。
発明の目的
本発明は、上述の問題点を解消するスイツチ回
路を提供せんとするものである。
路を提供せんとするものである。
発明の構成
本発明は、要約するに、第１のＪ−FETのソ
ース・ドレインを、それぞれ、入出力端子とし、
前記第１のＪ−FETのゲート・ソース間または
ゲート・ドレイン間に第２のＪ−FETのソース、
ドレインを接続するとともに、前記第２のＪ−
FETのソースを前記第２のＪ−FETの基板電極
に接続し、前記第１のＪ−FETのゲートを、抵
抗を介して、接地点に接続した構成のスイツチ回
路である。
ース・ドレインを、それぞれ、入出力端子とし、
前記第１のＪ−FETのゲート・ソース間または
ゲート・ドレイン間に第２のＪ−FETのソース、
ドレインを接続するとともに、前記第２のＪ−
FETのソースを前記第２のＪ−FETの基板電極
に接続し、前記第１のＪ−FETのゲートを、抵
抗を介して、接地点に接続した構成のスイツチ回
路である。
実施例の説明
第２図は本発明のスイツチ回路の構成を第１、
第２の２個のＮチヤンネルＪ−FETQ1，Q2で実
現した実施例である。この回路図中で、端子４は
第１のＪ−FETQ1のゲート端子であり、抵抗R2
はこのＪ−FETQ1をオフにするために、そのゲ
ート端子４と接地点との間に挿入された抵抗であ
り、また、コンデンサＣは両Ｊ−FETQ1，Q2の
互いのゲート電極端子３，４間の容量である。
第２の２個のＮチヤンネルＪ−FETQ1，Q2で実
現した実施例である。この回路図中で、端子４は
第１のＪ−FETQ1のゲート端子であり、抵抗R2
はこのＪ−FETQ1をオフにするために、そのゲ
ート端子４と接地点との間に挿入された抵抗であ
り、また、コンデンサＣは両Ｊ−FETQ1，Q2の
互いのゲート電極端子３，４間の容量である。
第２のスイツチ回路で、第１のＪ−FETQ1を
オンにする条件は、第１図の例でも示したよう
に、第２のＪ−FETQ2がオンになつて、第１の
Ｊ−FETQ2のソース電極１とゲート電極４との
間が短絡された状態を保つことである。そこで、
第２のＪ−FETQ2がオンになる最良の状態をみ
ると、それは端子３をフローテイング状態になす
こと、つまり、端子３の制御信号電圧Ｖ＝０にな
して、同ゲートへの電流を零にすることである。
この状態になれば、第２のＪ−FETQ2はそのゲ
ート・ソース間に介在するコンデンサＣによりオ
ンになる。このとき、回路の抵抗R2を第２のＪ
−FETQ2のオン抵抗に比べて十分に大きくなる
ような値に選定することにより、第１のＪ−
FETQ1のゲート・ソース間は電位差のほとんど
ない状態、すなわち短絡状態にすることができ
る。逆に、第１のＪ−FETQ1をオフにするには、
端子３に所定の制御信号電圧Ｖを与えればよい。
この制御信号電圧Ｖは、第１のＪ−FETQ1のピ
ンチオフ電圧VPと、第２のＪ−FETQ2をそのソ
ースと基板とを接続したことによつて形成される
定電圧要素の降伏電圧VZとの和をこえる電圧、
すなわち、｜Ｖ｜＞｜VP＋VZ｜であれば、両Ｊ−
FETQ1，Q2が常に完全にオフになり、出力端子
２側に電圧を発生することはない。ここで、上述
の定電圧要素について詳述すると、第２のＪ−
FETQ2の接続は、第３図にＮチヤネルＪ−FET
の概要構成図で示したように、そのソース電極を
基板電極４ａに結線したものである。第３図示の
Ｊ−FETは、P+型シリコン基板５上にＰ型エピ
タキシヤル成長領域６、Ｎ型チヤネル領域７をそ
れぞれ有し、このＮ型チヤネル領域内にN+型ソ
ース電極領域８ａ、N+型ドレイン電極領域８ｂ
およびP+型ゲート電極領域９ａをそなえた典型
的構造であるから、そのゲート電極端子３ａと基
板電極端子４ａとの間にP+−Ｎ−Ｐ（P+）の縦方
向接合（以下単にPNP接合と略記する）も存在
する。このPNP接合が、すなわち、第２図にお
ける第２のＪ−FETQ2ゲート電極端子３とソー
ス電極端子４（ただし、この端子４は第１のＪ−
FETQ1のゲート電極と回路上では同一である）
との間に介在して定電圧要素となり得るのであ
る。
オンにする条件は、第１図の例でも示したよう
に、第２のＪ−FETQ2がオンになつて、第１の
Ｊ−FETQ2のソース電極１とゲート電極４との
間が短絡された状態を保つことである。そこで、
第２のＪ−FETQ2がオンになる最良の状態をみ
ると、それは端子３をフローテイング状態になす
こと、つまり、端子３の制御信号電圧Ｖ＝０にな
して、同ゲートへの電流を零にすることである。
この状態になれば、第２のＪ−FETQ2はそのゲ
ート・ソース間に介在するコンデンサＣによりオ
ンになる。このとき、回路の抵抗R2を第２のＪ
−FETQ2のオン抵抗に比べて十分に大きくなる
ような値に選定することにより、第１のＪ−
FETQ1のゲート・ソース間は電位差のほとんど
ない状態、すなわち短絡状態にすることができ
る。逆に、第１のＪ−FETQ1をオフにするには、
端子３に所定の制御信号電圧Ｖを与えればよい。
この制御信号電圧Ｖは、第１のＪ−FETQ1のピ
ンチオフ電圧VPと、第２のＪ−FETQ2をそのソ
ースと基板とを接続したことによつて形成される
定電圧要素の降伏電圧VZとの和をこえる電圧、
すなわち、｜Ｖ｜＞｜VP＋VZ｜であれば、両Ｊ−
FETQ1，Q2が常に完全にオフになり、出力端子
２側に電圧を発生することはない。ここで、上述
の定電圧要素について詳述すると、第２のＪ−
FETQ2の接続は、第３図にＮチヤネルＪ−FET
の概要構成図で示したように、そのソース電極を
基板電極４ａに結線したものである。第３図示の
Ｊ−FETは、P+型シリコン基板５上にＰ型エピ
タキシヤル成長領域６、Ｎ型チヤネル領域７をそ
れぞれ有し、このＮ型チヤネル領域内にN+型ソ
ース電極領域８ａ、N+型ドレイン電極領域８ｂ
およびP+型ゲート電極領域９ａをそなえた典型
的構造であるから、そのゲート電極端子３ａと基
板電極端子４ａとの間にP+−Ｎ−Ｐ（P+）の縦方
向接合（以下単にPNP接合と略記する）も存在
する。このPNP接合が、すなわち、第２図にお
ける第２のＪ−FETQ2ゲート電極端子３とソー
ス電極端子４（ただし、この端子４は第１のＪ−
FETQ1のゲート電極と回路上では同一である）
との間に介在して定電圧要素となり得るのであ
る。
なお、第２図中のコンデンサＣは、第２のＪ−
FETQ2を確実にオンに保つために、第２のゲー
ト浮遊容量に依存するだけでなく、適当な外付け
容量を付加することが望ましい。また、Ｊ−
FETのソース・ドレインの各電極は、構造的に
は同じであるから、回路接続ではこれらを入れ替
えることもできる。
FETQ2を確実にオンに保つために、第２のゲー
ト浮遊容量に依存するだけでなく、適当な外付け
容量を付加することが望ましい。また、Ｊ−
FETのソース・ドレインの各電極は、構造的に
は同じであるから、回路接続ではこれらを入れ替
えることもできる。
発明の効果
本発明によれば、第２のＪ−FETのソースと
基板電極とを接続して少なくとも二つのpn接合
が互いに逆方向に直列に接続された定電圧要素を
構成し、そのゲートに制御信号を印加することに
よつて入出力信号の断続が迅速、確実になされ、
オン状態からオフ状態へのスイツチ切換時の直流
変動がなく、したがつて高ダイナミツクレンジ、
低歪率、さらに零オフセツトというＪ−FETを
用いたスイツチ回路に特有の機能を充分に生かし
た電子機器が実現可能である。
基板電極とを接続して少なくとも二つのpn接合
が互いに逆方向に直列に接続された定電圧要素を
構成し、そのゲートに制御信号を印加することに
よつて入出力信号の断続が迅速、確実になされ、
オン状態からオフ状態へのスイツチ切換時の直流
変動がなく、したがつて高ダイナミツクレンジ、
低歪率、さらに零オフセツトというＪ−FETを
用いたスイツチ回路に特有の機能を充分に生かし
た電子機器が実現可能である。
第１図はＪ−FETを用いて構成された従来の
スイツチ回路図、第２図は本発明の実施例スイツ
チ回路図、第３図は本発明実施例に用いたＪ−
FETの概要構造図である。 １……入力端子、２……出力端子、３……制御
信号端子、４……第１のＪ−FETのゲート電極
ならびに第２のＪ−FETのソース電極の共通端
子、Q1，Q2……ＮチヤネルＪ−FET、R1，R2…
…抵抗、RL……負荷、Ｃ……コンデンサ、ｅ…
…入力信号源。
スイツチ回路図、第２図は本発明の実施例スイツ
チ回路図、第３図は本発明実施例に用いたＪ−
FETの概要構造図である。 １……入力端子、２……出力端子、３……制御
信号端子、４……第１のＪ−FETのゲート電極
ならびに第２のＪ−FETのソース電極の共通端
子、Q1，Q2……ＮチヤネルＪ−FET、R1，R2…
…抵抗、RL……負荷、Ｃ……コンデンサ、ｅ…
…入力信号源。
Claims (1)
- １ 第１の接合型電界効果トランジスタのソー
ス・ドレインと、それぞれ、入出力端子とし、前
記第１の接合型電界効果トランジスタのゲート・
ソース間またはゲート・ドレイン間に第２の接合
型電界効果トランジスタのソース・ドレインをそ
れぞれ接続するとともに、前記第２の接合型電界
効果トランジスタのソースを前記第２の接合型電
界効果トランジスタの基板電極に接続し、前記第
１の接合型電界効果トランジスタのゲートを、抵
抗を介して接地点に接続したことを特徴とするス
イツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14967882A JPS5939122A (ja) | 1982-08-27 | 1982-08-27 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14967882A JPS5939122A (ja) | 1982-08-27 | 1982-08-27 | スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939122A JPS5939122A (ja) | 1984-03-03 |
| JPH0374534B2 true JPH0374534B2 (ja) | 1991-11-27 |
Family
ID=15480428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14967882A Granted JPS5939122A (ja) | 1982-08-27 | 1982-08-27 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939122A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055723A (en) * | 1989-02-28 | 1991-10-08 | Precision Monolithics, Inc. | Jfet analog switch with gate current control |
| JP2010239466A (ja) * | 2009-03-31 | 2010-10-21 | New Japan Radio Co Ltd | 半導体集積回路 |
| JP2018098535A (ja) * | 2016-12-08 | 2018-06-21 | 株式会社豊田自動織機 | 主スイッチング素子の駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137730A (en) * | 1980-03-29 | 1981-10-27 | Victor Co Of Japan Ltd | Fet switch circuit |
| JPS56141622A (en) * | 1980-04-04 | 1981-11-05 | Matsushita Electric Ind Co Ltd | Switching circuit |
-
1982
- 1982-08-27 JP JP14967882A patent/JPS5939122A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137730A (en) * | 1980-03-29 | 1981-10-27 | Victor Co Of Japan Ltd | Fet switch circuit |
| JPS56141622A (en) * | 1980-04-04 | 1981-11-05 | Matsushita Electric Ind Co Ltd | Switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5939122A (ja) | 1984-03-03 |
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