JPH0374534B2 - - Google Patents
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- Publication number
- JPH0374534B2 JPH0374534B2 JP57149678A JP14967882A JPH0374534B2 JP H0374534 B2 JPH0374534 B2 JP H0374534B2 JP 57149678 A JP57149678 A JP 57149678A JP 14967882 A JP14967882 A JP 14967882A JP H0374534 B2 JPH0374534 B2 JP H0374534B2
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- JP
- Japan
- Prior art keywords
- fetq
- fet
- source
- gate
- terminal
- Prior art date
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- Expired - Lifetime
Links
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- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
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- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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- 238000006243 chemical reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は接合型電界効果半導体装置を用いて構
成されるスイツチ回路に関する。
成されるスイツチ回路に関する。
従来例の構成とその問題点
接合型電界効果トランジスタ(以下、J−
FETと略称する)は、高入力インピーダンスの
回路素子として、増幅器などの信号変換回路の入
力部に広く用いられている。また、J−FETは
スイツチ回路にも用いられ、J−FETをスイツ
チ素子として使用したスイツチ回路は、高ダイナ
ミツクレンジ、低歪率、零オフセツトの諸特性を
もち、たとえば、オーデイオ信号の切換えを行な
うためのアナログスイツチとして有望である。
FETと略称する)は、高入力インピーダンスの
回路素子として、増幅器などの信号変換回路の入
力部に広く用いられている。また、J−FETは
スイツチ回路にも用いられ、J−FETをスイツ
チ素子として使用したスイツチ回路は、高ダイナ
ミツクレンジ、低歪率、零オフセツトの諸特性を
もち、たとえば、オーデイオ信号の切換えを行な
うためのアナログスイツチとして有望である。
第1図はJ−FETを用いて構成された従来の
スイツチ回路の典型例である。第1図中、Q1が
スイツチ素子として動作するJ−FETであり、
そのソース電極1に入力信号源eを与え、そのド
レイン電極2の負荷抵抗RLを通じて出力を取り
出すもので、そのゲート電極3には制御信号が加
えられる。なお、抵抗R1はJ−FETQ1のソー
ス・ゲート間電圧を規定するためのバイアス抵抗
である。第1図示のスイツチ回路で、J−
FETQ1のゲート電極3をフローテイング状態に
すると、J−FETQ1のソース電極1とゲート電
極3との間が抵抗R1により零バイアスで結合さ
れ、J−FETQ1はオン状態になる。逆に、ゲー
ト電極3に所定の制御信号を与えて、抵抗R1の
両端の電圧降下が、J−FETQ1のピンチオフ電
圧VP以上の電圧になるようにすると、このJ−
FETQ1はオフ状態になる。このようなJ−FET
を用いたスイツチ回路は、ダイナミツクレンジが
高く、低歪率、オフセツトがないという優れた機
能を備えている反面、J−FETをオフに移行さ
せる時のスイツチング速度が高速であると、J−
FETQ1の電極間容量の変化がスイツチング速度
に追従できないで、抵抗R1を通して、J−
FETQ1のゲート電極3からソース電極1への電
流が生じ、これが直流変動の雑音として出力側に
現われる。したがつて、たとえばオーデイオ信号
の切換えのためにこのようなスイツチ回路が使用
されると、この雑音がその実装回路におけるシヨ
ツク雑音となつて現われるので耳障りであるとい
う問題点になつている。
スイツチ回路の典型例である。第1図中、Q1が
スイツチ素子として動作するJ−FETであり、
そのソース電極1に入力信号源eを与え、そのド
レイン電極2の負荷抵抗RLを通じて出力を取り
出すもので、そのゲート電極3には制御信号が加
えられる。なお、抵抗R1はJ−FETQ1のソー
ス・ゲート間電圧を規定するためのバイアス抵抗
である。第1図示のスイツチ回路で、J−
FETQ1のゲート電極3をフローテイング状態に
すると、J−FETQ1のソース電極1とゲート電
極3との間が抵抗R1により零バイアスで結合さ
れ、J−FETQ1はオン状態になる。逆に、ゲー
ト電極3に所定の制御信号を与えて、抵抗R1の
両端の電圧降下が、J−FETQ1のピンチオフ電
圧VP以上の電圧になるようにすると、このJ−
FETQ1はオフ状態になる。このようなJ−FET
を用いたスイツチ回路は、ダイナミツクレンジが
高く、低歪率、オフセツトがないという優れた機
能を備えている反面、J−FETをオフに移行さ
せる時のスイツチング速度が高速であると、J−
FETQ1の電極間容量の変化がスイツチング速度
に追従できないで、抵抗R1を通して、J−
FETQ1のゲート電極3からソース電極1への電
流が生じ、これが直流変動の雑音として出力側に
現われる。したがつて、たとえばオーデイオ信号
の切換えのためにこのようなスイツチ回路が使用
されると、この雑音がその実装回路におけるシヨ
ツク雑音となつて現われるので耳障りであるとい
う問題点になつている。
発明の目的
本発明は、上述の問題点を解消するスイツチ回
路を提供せんとするものである。
路を提供せんとするものである。
発明の構成
本発明は、要約するに、第1のJ−FETのソ
ース・ドレインを、それぞれ、入出力端子とし、
前記第1のJ−FETのゲート・ソース間または
ゲート・ドレイン間に第2のJ−FETのソース、
ドレインを接続するとともに、前記第2のJ−
FETのソースを前記第2のJ−FETの基板電極
に接続し、前記第1のJ−FETのゲートを、抵
抗を介して、接地点に接続した構成のスイツチ回
路である。
ース・ドレインを、それぞれ、入出力端子とし、
前記第1のJ−FETのゲート・ソース間または
ゲート・ドレイン間に第2のJ−FETのソース、
ドレインを接続するとともに、前記第2のJ−
FETのソースを前記第2のJ−FETの基板電極
に接続し、前記第1のJ−FETのゲートを、抵
抗を介して、接地点に接続した構成のスイツチ回
路である。
実施例の説明
第2図は本発明のスイツチ回路の構成を第1、
第2の2個のNチヤンネルJ−FETQ1,Q2で実
現した実施例である。この回路図中で、端子4は
第1のJ−FETQ1のゲート端子であり、抵抗R2
はこのJ−FETQ1をオフにするために、そのゲ
ート端子4と接地点との間に挿入された抵抗であ
り、また、コンデンサCは両J−FETQ1,Q2の
互いのゲート電極端子3,4間の容量である。
第2の2個のNチヤンネルJ−FETQ1,Q2で実
現した実施例である。この回路図中で、端子4は
第1のJ−FETQ1のゲート端子であり、抵抗R2
はこのJ−FETQ1をオフにするために、そのゲ
ート端子4と接地点との間に挿入された抵抗であ
り、また、コンデンサCは両J−FETQ1,Q2の
互いのゲート電極端子3,4間の容量である。
第2のスイツチ回路で、第1のJ−FETQ1を
オンにする条件は、第1図の例でも示したよう
に、第2のJ−FETQ2がオンになつて、第1の
J−FETQ2のソース電極1とゲート電極4との
間が短絡された状態を保つことである。そこで、
第2のJ−FETQ2がオンになる最良の状態をみ
ると、それは端子3をフローテイング状態になす
こと、つまり、端子3の制御信号電圧V=0にな
して、同ゲートへの電流を零にすることである。
この状態になれば、第2のJ−FETQ2はそのゲ
ート・ソース間に介在するコンデンサCによりオ
ンになる。このとき、回路の抵抗R2を第2のJ
−FETQ2のオン抵抗に比べて十分に大きくなる
ような値に選定することにより、第1のJ−
FETQ1のゲート・ソース間は電位差のほとんど
ない状態、すなわち短絡状態にすることができ
る。逆に、第1のJ−FETQ1をオフにするには、
端子3に所定の制御信号電圧Vを与えればよい。
この制御信号電圧Vは、第1のJ−FETQ1のピ
ンチオフ電圧VPと、第2のJ−FETQ2をそのソ
ースと基板とを接続したことによつて形成される
定電圧要素の降伏電圧VZとの和をこえる電圧、
すなわち、|V|>|VP+VZ|であれば、両J−
FETQ1,Q2が常に完全にオフになり、出力端子
2側に電圧を発生することはない。ここで、上述
の定電圧要素について詳述すると、第2のJ−
FETQ2の接続は、第3図にNチヤネルJ−FET
の概要構成図で示したように、そのソース電極を
基板電極4aに結線したものである。第3図示の
J−FETは、P+型シリコン基板5上にP型エピ
タキシヤル成長領域6、N型チヤネル領域7をそ
れぞれ有し、このN型チヤネル領域内にN+型ソ
ース電極領域8a、N+型ドレイン電極領域8b
およびP+型ゲート電極領域9aをそなえた典型
的構造であるから、そのゲート電極端子3aと基
板電極端子4aとの間にP+−N−P(P+)の縦方
向接合(以下単にPNP接合と略記する)も存在
する。このPNP接合が、すなわち、第2図にお
ける第2のJ−FETQ2ゲート電極端子3とソー
ス電極端子4(ただし、この端子4は第1のJ−
FETQ1のゲート電極と回路上では同一である)
との間に介在して定電圧要素となり得るのであ
る。
オンにする条件は、第1図の例でも示したよう
に、第2のJ−FETQ2がオンになつて、第1の
J−FETQ2のソース電極1とゲート電極4との
間が短絡された状態を保つことである。そこで、
第2のJ−FETQ2がオンになる最良の状態をみ
ると、それは端子3をフローテイング状態になす
こと、つまり、端子3の制御信号電圧V=0にな
して、同ゲートへの電流を零にすることである。
この状態になれば、第2のJ−FETQ2はそのゲ
ート・ソース間に介在するコンデンサCによりオ
ンになる。このとき、回路の抵抗R2を第2のJ
−FETQ2のオン抵抗に比べて十分に大きくなる
ような値に選定することにより、第1のJ−
FETQ1のゲート・ソース間は電位差のほとんど
ない状態、すなわち短絡状態にすることができ
る。逆に、第1のJ−FETQ1をオフにするには、
端子3に所定の制御信号電圧Vを与えればよい。
この制御信号電圧Vは、第1のJ−FETQ1のピ
ンチオフ電圧VPと、第2のJ−FETQ2をそのソ
ースと基板とを接続したことによつて形成される
定電圧要素の降伏電圧VZとの和をこえる電圧、
すなわち、|V|>|VP+VZ|であれば、両J−
FETQ1,Q2が常に完全にオフになり、出力端子
2側に電圧を発生することはない。ここで、上述
の定電圧要素について詳述すると、第2のJ−
FETQ2の接続は、第3図にNチヤネルJ−FET
の概要構成図で示したように、そのソース電極を
基板電極4aに結線したものである。第3図示の
J−FETは、P+型シリコン基板5上にP型エピ
タキシヤル成長領域6、N型チヤネル領域7をそ
れぞれ有し、このN型チヤネル領域内にN+型ソ
ース電極領域8a、N+型ドレイン電極領域8b
およびP+型ゲート電極領域9aをそなえた典型
的構造であるから、そのゲート電極端子3aと基
板電極端子4aとの間にP+−N−P(P+)の縦方
向接合(以下単にPNP接合と略記する)も存在
する。このPNP接合が、すなわち、第2図にお
ける第2のJ−FETQ2ゲート電極端子3とソー
ス電極端子4(ただし、この端子4は第1のJ−
FETQ1のゲート電極と回路上では同一である)
との間に介在して定電圧要素となり得るのであ
る。
なお、第2図中のコンデンサCは、第2のJ−
FETQ2を確実にオンに保つために、第2のゲー
ト浮遊容量に依存するだけでなく、適当な外付け
容量を付加することが望ましい。また、J−
FETのソース・ドレインの各電極は、構造的に
は同じであるから、回路接続ではこれらを入れ替
えることもできる。
FETQ2を確実にオンに保つために、第2のゲー
ト浮遊容量に依存するだけでなく、適当な外付け
容量を付加することが望ましい。また、J−
FETのソース・ドレインの各電極は、構造的に
は同じであるから、回路接続ではこれらを入れ替
えることもできる。
発明の効果
本発明によれば、第2のJ−FETのソースと
基板電極とを接続して少なくとも二つのpn接合
が互いに逆方向に直列に接続された定電圧要素を
構成し、そのゲートに制御信号を印加することに
よつて入出力信号の断続が迅速、確実になされ、
オン状態からオフ状態へのスイツチ切換時の直流
変動がなく、したがつて高ダイナミツクレンジ、
低歪率、さらに零オフセツトというJ−FETを
用いたスイツチ回路に特有の機能を充分に生かし
た電子機器が実現可能である。
基板電極とを接続して少なくとも二つのpn接合
が互いに逆方向に直列に接続された定電圧要素を
構成し、そのゲートに制御信号を印加することに
よつて入出力信号の断続が迅速、確実になされ、
オン状態からオフ状態へのスイツチ切換時の直流
変動がなく、したがつて高ダイナミツクレンジ、
低歪率、さらに零オフセツトというJ−FETを
用いたスイツチ回路に特有の機能を充分に生かし
た電子機器が実現可能である。
第1図はJ−FETを用いて構成された従来の
スイツチ回路図、第2図は本発明の実施例スイツ
チ回路図、第3図は本発明実施例に用いたJ−
FETの概要構造図である。 1……入力端子、2……出力端子、3……制御
信号端子、4……第1のJ−FETのゲート電極
ならびに第2のJ−FETのソース電極の共通端
子、Q1,Q2……NチヤネルJ−FET、R1,R2…
…抵抗、RL……負荷、C……コンデンサ、e…
…入力信号源。
スイツチ回路図、第2図は本発明の実施例スイツ
チ回路図、第3図は本発明実施例に用いたJ−
FETの概要構造図である。 1……入力端子、2……出力端子、3……制御
信号端子、4……第1のJ−FETのゲート電極
ならびに第2のJ−FETのソース電極の共通端
子、Q1,Q2……NチヤネルJ−FET、R1,R2…
…抵抗、RL……負荷、C……コンデンサ、e…
…入力信号源。
Claims (1)
- 1 第1の接合型電界効果トランジスタのソー
ス・ドレインと、それぞれ、入出力端子とし、前
記第1の接合型電界効果トランジスタのゲート・
ソース間またはゲート・ドレイン間に第2の接合
型電界効果トランジスタのソース・ドレインをそ
れぞれ接続するとともに、前記第2の接合型電界
効果トランジスタのソースを前記第2の接合型電
界効果トランジスタの基板電極に接続し、前記第
1の接合型電界効果トランジスタのゲートを、抵
抗を介して接地点に接続したことを特徴とするス
イツチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14967882A JPS5939122A (ja) | 1982-08-27 | 1982-08-27 | スイツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14967882A JPS5939122A (ja) | 1982-08-27 | 1982-08-27 | スイツチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5939122A JPS5939122A (ja) | 1984-03-03 |
JPH0374534B2 true JPH0374534B2 (ja) | 1991-11-27 |
Family
ID=15480428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14967882A Granted JPS5939122A (ja) | 1982-08-27 | 1982-08-27 | スイツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5939122A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5055723A (en) * | 1989-02-28 | 1991-10-08 | Precision Monolithics, Inc. | Jfet analog switch with gate current control |
JP2010239466A (ja) * | 2009-03-31 | 2010-10-21 | New Japan Radio Co Ltd | 半導体集積回路 |
JP2018098535A (ja) * | 2016-12-08 | 2018-06-21 | 株式会社豊田自動織機 | 主スイッチング素子の駆動回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56137730A (en) * | 1980-03-29 | 1981-10-27 | Victor Co Of Japan Ltd | Fet switch circuit |
JPS56141622A (en) * | 1980-04-04 | 1981-11-05 | Matsushita Electric Ind Co Ltd | Switching circuit |
-
1982
- 1982-08-27 JP JP14967882A patent/JPS5939122A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56137730A (en) * | 1980-03-29 | 1981-10-27 | Victor Co Of Japan Ltd | Fet switch circuit |
JPS56141622A (en) * | 1980-04-04 | 1981-11-05 | Matsushita Electric Ind Co Ltd | Switching circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS5939122A (ja) | 1984-03-03 |
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