JPH02105453A

JPH02105453A - 半導体集積回路の製造方法

Info

Publication number: JPH02105453A
Application number: JP63258718A
Authority: JP
Inventors: Hisao Ogawa; 小川　久夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-10-13
Filing date: 1988-10-13
Publication date: 1990-04-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路の製造方法に関し、特に、ＭＯ
Ｓ型電界効果トランジスタを有する半導体集積回路の製
造方法に関する。

〔従来の技術〕

近年、半導体集積回路の高集積化、多機能化には目を見
張るものがあり、又、応用分野も多岐に亘っている。適
用分野の拡大は高密度化、高駆動能力化、高速化のニー
ズを生み出している。これらニーズに対しては従来より
素子寸法の縮小化の方向で技術の開発が進められており
、相応の結果が得られてきているが、周知の縮小則から
も明らかな様に素子寸法の縮小と同時に拡散層の不純物
濃度を高くする必要があり、従って、拡散層面積を縮小
することにより、単位面積当りの容量の増加を保証して
いる。

従来の半導体集積回路の製造方法の例を図面を参照して
説明する。

第３図（ａ）〜（ｅ）は従来の半導体集積回路を説明す
るための製造工程順に示した半導体チップの断面図であ
る。

第３図（ａ＞に示すように、Ｎ導電型シリコン基板１の
主面に選択的にホウ素イオンを加速エネルギー１００ｋ
ｅＶ、ドーズ量５×１０１２〜２×１０１３ｃｍ−２の
条件でイオン注入し、１０００℃の窒素雰囲気中で６〜
９時間の熱処理を行ってＰ導電型ウェル２を設け、次に
、Ｐ導電型ウェル２以外のＮ導電型シリコン基板１の表
面に選択的にリンイオンを加速エネルギー１５０ｋｅＶ
、ドーズ量５Ｘ１０１２〜２Ｘ　１０ｆ秘１２の条件で
イオン注入し、１０００°Ｃの窒素雰囲気中で１〜２時
間の熱処理を行い、Ｎ導電型ウェル３を形成する。次に
、Ｐ導電型ウェル２及びＮ導電型ウェル３を含む表面を
Ｈ２−０２雰囲気中で９００〜９５０℃の酸化処理を行
い４０〜６０ｎｍの膜厚の二酸化シリコン膜４を形成し
、二酸化シリコンＭ４の上に化学気相成長法により窒化
シリコン膜５を８０〜１５０ｎｍの厚さに堆積する。次
に、ＭＯ８型電界効果トランジスタ（以下ＭＯＳＦＥＴ
と記す）、拡散抵抗等の回路素子パターンの領域を画定
するためのパターンを有する第１のホＩ・レジス）ＷＡ
６を選択的に形成する。

次に、第３図（ｂ）に示すように、第１のホトレジスト
膜６及び二酸化シリコン膜４の上に第２のホトレジスト
膜７を設け、次に、Ｐ導電型ウェル２のホトレジスト膜
７をホトリソグラフィ技術により選択的に除去し、第１
及び第２のホ■・レジスト膜６．７をマスクとしてホウ
素イオンを１００ｋｅＶの加速エネルギー及び１×１０
１３〜３　Ｘ　１０１３ｃｍ−２のドーズ量でイオン注
入する。

次に、第３図（Ｃ）に示すように、ホトレジストＭ６，
７を除去し、パターニングされた窒化シリコン膜５をマ
スクとして這択酸化を行ない、回路素子間の電気的絶縁
分離を行なうための厚い二酸化シリコン膜８を形成する
と同時に、前工程でイオン注入したホウ素を活性化して
Ｐ導電型ウェル２の中へ押し込みＰ導電型ウェル２より
高濃度のＰ導電型拡散層９を形成する。ここで、厚い二
酸化シリコン膜８は９５０℃〜１０５０℃のＨ２−０□
雰囲気中での酸化処理により、０．８〜１．１μｍの膜
厚に形成される。又、Ｐ導電型拡散層領域９は、チャネ
ルストッパー拡散層とも呼ばれＮチャネルＭＯＳＦＥＴ
の寄生効果防止の役目をしている。

次に、第３図（ｄ）に示すように、窒化シリコンＭ５及
び二酸化シリコン膜４を順次除去し、更に、厚い二酸化
シリコン膜８で区画された素子形成領域上にゲート絶縁
膜となる二酸化シリコン膜１０を１０〜５０ｎｍの膜厚
に形成する０次いで、Ｐ導電型ウェル２及びＮ導電型ウ
ェル３上にＭＯＳ　Ｆ　ＥＴの閾電圧を制御するための
リン又はホウ素等の不純物を選択的にイオン注入法によ
り導入する。

次に、第３図（ｅ）に示すように、リン等の不純物が導
入されている多結晶シリコン又は多結晶シリコンと高融
点金属との積層を０．２〜０．５μｍの膜厚に堆積し、
バターニングしてゲート環ｆ！１１を形成し、更に、ゲ
ート電極１１と厚い二酸化シリコン膜８とにより自己整
合されたＮ型ソース・ドレイン拡散層１２及びＰ型ソー
ス・ドレイン拡散層１３を形成する。ここで、Ｎ型ソー
ス・ドレイン拡散層１２は例えば砒素を７０ｋｅＶの加
速エネルギーで５Ｘ１０”〜１×１０１１０ｌ６”のド
ーズ量でイオン注入することにより構成され、又、Ｐ型
ソース・ドレイン拡散層１３は弗化ホウ素を７ＱｋｅＶ
の加速エネルギーで５Ｘ１０”〜１×１０１６ｃｍ−２
のドーズ量でイオン注入することにより構成される。

〔発明が解決しようとする課題〕上述した従来の半導体集積回路は以下に示す欠点がある
。即ち、Ｐ導電型拡散層９とＮ型ソース・ドレイン拡散
層１２とは窒化シリコン膜５により自己整合で形成され
るため、必然的に接することとなり、ＮチャネルＭＯ８
ＦＥＴ１４．１５間の寄生効果が低減される反面、Ｎ型
ソース・ドレイン拡散層１２の接合容量は大きくなり、
又、接合耐圧も低下することとなる。

接合容量の増加は、回路動作スピードの低下の一因とな
り、寄生効果の低減の度合との兼ね合わせにより、Ｐ導
電型拡散層９の不純物濃度を高くしすぎないよう性急す
る必要がある。

一方、Ｐ導電型拡散層９を自己整合しないで形成する場
合の問題点を以下に延べる。

第４図（ａ）は従来例で示した第３図（ａ）。

（ｂ）の工程を改良し、Ｐ導電型拡散層つとＮ型ソース
・ドレイン拡散層１２とが接しないよう構成する例であ
る。第３図（ａ）に示す工程の終了後第１のホトレジス
ト膜６が除去され、Ｐ導電型拡散層９を形成する位置に
開口部１６を有する第２のホトレジスト膜７が選択的に
被着される。この第２のホトレジスト膜７はＮチャネル
ＭＯＳＦＥＴのＮ型ソース・ドレイン拡散層１２を決定
する′ための窒化シリコン膜５を所定の距Ｎｔｓをもっ
て囲むよう構成される。

従って、第４図（ｂ）に示すように、ＮチャネルＭＯ９
ＦＥＴのソース・ドレイン拡散層１２とＰ導電型拡散層
９とは前述の所定圧１１ｔｉ　ｔ　ｒ分だけ離隔するが
、この時、所定距離の量を大きく取り過ぎた場合には、
ソース・トレイン間に、以下に述べる不具合が発生する
危険性を生じる。

即ち、第４図（ｂ）に対応する平面図の第４図（Ｃ）及
びその等価回路を示す第５図（ａ）に示すように、トラ
ンジスタのチャネル幅方向でトランジスタを分割し、厚
い二酸化シリコン膜８に接する部分のトランジスタＱ＋
を及びトランジスタＱ１□とその中間の厚い二酸化シリ
コン膜８より離隔する部分のトランジスタＱＩ３とで考
えた場合、トランジスタＱｌｌ及びトランジスタＱ１２
の部分におけるＰ導電型ウェル２の表面不純物濃度は１
〜ランジスタＱ１３の部分に比較して低くなっている。

これは、選択酸化法により厚い二酸化シリコン膜８を形
成する際にＰ導電型ウェル２内のホウ素が二酸化シリコ
ン膜８中に偏積されるためである。

従って、Ｐ導電型拡散層９が存在しない場合又はＮ型ソ
ース・ドレイン拡散層１２との距離か大き過ぎる場合に
は、Ｐ導電型ウェル２の表面不純物濃度の低下量に対応
した閾電圧の低いｌヘランジスタＱ１！、Ｑ１２を並列
に接続したトランジスタと等価になる。このようなトラ
ンジスタでは、第５図（ｂ）に示すように、ゲート電圧
−ドレイン電流（対数）特性上では、ゲート電圧の低い
領域ではトランジスタＱ１を及びトランジスタＱ１２に
よる特性２０が見られ、又、ゲート電圧の高い領域では
トラご・ジスタＱ１３による特性２１が見られ、結果と
して、特性曲線上に瘤を生ずることとなる。この特性上
のゆがみは、回路動作上に不要なノイズを発生して、誤
動作の原因となる他、トランジスタのオフ特性が所期の
特性よりゲート電圧の低い法ヘシフトするため、消費電
流を増大させる原因となる。

従来例に示した自己整合によるＰ導電型拡散層９が存在
する場合には、このＰ導電型拡散層９の横方向拡散によ
るトランジスタＱ１＋１Ｑ１２の部分におけるＰ導電型
ウェル２の表面不純物濃度はトランジスタＱ１３の表面
不純物濃度より高くなっており、前述の如き特性の異常
は発生しない、改善例の第５図（ｂ）に示す特性を有す
る半導体集積回路の構成では、Ｐ導電型拡散層つとＮ型
ソース・ドレイン拡散層１２との距離の設定が重要とな
るが、接合容量を増加させず、又特性の不備を発生させ
ない為の距離はＰ導電型拡散層９の不純物濃度にも依存
するが０．５〜１．０μｍ程度であるため、ウェーハ・
プロセス上のパターン目金せの誤差等製造ばらつきを考
慮する場合、両者を満足する半導体集積回路を歩留よく
製造することは困難となるという欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路の製造方法は、半導体基板上の
Ｎ導電型半導体層にＰ導電型ウェル及びＮ導電型ウェル
をそれぞれ選択的に設ける工程と、前記Ｐ導電型ウェル
及びＮ導電型ウェルのそれぞれの表面にフィールド絶縁
膜を選択的に設けて素予形成領域をそれぞれ設ける工程
と、前記Ｐ導電型ウェルの素子形成領域にＮチャネルＭ
ＯＳ型電界効果トランジスタを形成し前記Ｎ導電型ウェ
ルの素子形成領域にＰチャネルＭＯＳ型電界効果トラン
ジスタを形成する工程とを含む半導体集積回路の製造方
法において、前記ＮチャネルＭＯＳ型トランジスタのチ
ャネル領域のチャネル幅方向の中央領域に前記Ｎチャネ
ルＭＯＳ型トランジスタの第１の閾電圧を制御するため
のＮ導電型不純物を導入する第１の工程及び前記チャネ
ル領域のチャネル幅方向の周辺領域に前記ＮチャネルＭ
ＯＳ型トランジスタの第２の閾電圧を制御するためのＰ
導電型不純物を導入する第２の工程の少くとも前記第１
及び第２の工程のいずれかの工程を含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための半導体チップの断面図及び平面図である。

先ず、従来例で説明した工程と同じ工程で形成した第４
図（ａ）の構造を準備する。この実施例では、Ｐ導電型
拡散層９とＮ型ソース・ドレイン拡散層１２とが製造ば
らつきにより接触することのないよう、所定の距Ｈｔ　
ｌは約１μｍに設定される。次いで、従来例で説明した
工程と同じ工程で選択酸化、窒化シリコン膜の除去、ゲ
ート酸化等の諸工程を経て、第１図（ａ）に示す構成を
得る。

次に、第１図（ｂ）に示すように、ホトリソグラフィ技
術により、ＮチャネルＭＯＳＦＥＴの素子形成領域１０
１に対し、少なくともチャンネル幅方向において内側に
定められた第１の領域に相当する開口部１０３を有する
ホトレジスト膜を被着し、開口部１０３を通して、Ｎチ
ャネルＭＯ８ＦＥＴの閾値電圧を制御するためのリン等
のＮ導電型不純物の導入を行なう。前記第１の領域は前
述の改善例に示すトランジスタＱ１３に相当するもので
あり、Ｎ導電型不純物の導入により、Ｐ導電型ウェル２
の表面不純物濃度は低くされ、所期の閾電圧を得ること
が可能となる。又、トランジスタＱ１＋及びＱ１２に相
当する部分にはＮ導電型不純物は導入されないため、Ｐ
導電型ウェル２のみで決定される表面不純物濃度が保証
される。従って、前述の如く、選択酸化によるホウ素の
偏積に対し、補償が行なわれることとなる。

次に、第１図（Ｃ）に示すように、ホトリソグラフィ技
術によりＰチャネルＭＯＳＦＥＴの素子形成領域１０２
に開口部１０４を有するホトレジスト膜を被着するが、
同時に、ＮチャネルＭＯ８ＦＥＴのチャネル領域でかつ
、前述の第１の領域の外側の第２の領域に相当する開口
部１０５を形成する。更に、この開口部１０４．１０５
を介してＰチャネル領域　Ｓ　Ｆ　ＥＴの閾電圧を制御
するためのホウ素等のＰ導電型不純物の導入を行なう。

前記第２の領域はトランジスタＱｔｔ及びトランジスタ
Ｑ１２に相当する部分であり、よって、トランジスタＱ
１３の閾電圧に影響を与えることなく、トランジスタＱ
＋１１Ｑ１２の部分における閾電圧を高くすることが可
能となる。

Ｎ導電型不純物及びＰ導電型不純物の導入はイオン注入
法により行なわれ、例えばリンイオンを５０〜１００ｋ
ｅＶの加速エネルギーと１×ＩＱＩｌ〜Ｉ　Ｘ　１０１
２ｃ＋ｎ−２のドーズ量で、又ホウ素を２０〜５０ｋｅ
Ｖの加速エネルギーと１×１０１２〜５　Ｘ　１０１２
ｃｍ−２のドーズ量で行なわれる。当業者には明らかな
ように、開口部１０５を介してホウ素のイオン注入は、
開口部１０５と二酸化シリコンより成る厚い絶縁膜８と
で自己整合され注入される。

本発明者の実験によると、Ｎ導電型不純物の導入を行な
わないこと及びＰ導電型不純物を導入することによるＰ
導電型ウェルの表面不純物濃度の改善はトランジスタの
閾電圧換算でそれぞれ約０．２Ｖ〜０．５Ｖ程度であり
、選択酸化によるホウ素の偏積に起因する表面不純物濃
度の劣化の閾電圧換算値０．０５Ｖ〜０．１５Ｖを十分
に補償可能である。

又、トランジスタＱ１１及びＱ１２で示される寄生効果
の領域は、厚い絶縁Ｅ！Ａ８より、はぼ０．３μｍ以下
の内側領域に限定されるため、素子形成領域と第１の領
域との間の距Ｍ　ｔ　２は１μｍ以下、チャネル幅の不
要な減少を招がない為に、望ましくは０，５μｍ以下と
することが適切である。

次に、第１図（ｄ）に示すように、多結晶シリコン等よ
り成るゲート電極１１を素子形成領域上に選択的に形成
し、ゲート電極１１に整合したＮ型ソース・ドレイン拡
散層１２及びＰ型ソース・ドレイン拡散層１３をそれぞ
れ設ける。

第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための半導体チップの＃ｒ面図である。

第２図（ａ）に示すように、Ｐ導電型シリコン基板２０
１上に、Ｎ導電型エピタキシャル層２０２を成長させた
ウェーハが用意される。このＮ導電型エピタキシャル層
２０２は、目的とするバイポーラトランジスタの諸特性
に応じて例えば０．２〜２Ωｃｍの比抵抗で、０．８〜
３，０μｍの厚さに形成される。又、Ｎ導電型エピタキ
シャル層２０２の下部にはＰチャネルＭＯＳＦＥＴ及び
ＮＰＮバイポーラトランジスタの形成領域に高不純物濃
度のＮ導電型埋込層２０３が、又、ＮチャネルＭＯＳＦ
ＥＴ及び素子間絶縁分離領域の形成領域に高不純物濃度
のＰ導電型埋込層２０４がそれぞれ必要に応じて形成さ
れる。

次いで、第２図（ｂ）に示すように、ＮチャネルＭＯＳ
ＦＥＴの形成領域にＰ導電型ウェル２とＰチャネルＭＯ
ＳＦＥＴの形成領域にＮ導電型ウェル３及び素子間分離
を行なうＰ導電型接合分離拡散層２０５がそれぞれホト
リソグラフィ技術、イオン注入法、及び熱処理法により
形成され、次いで従来例と同様にして選択酸化法により
素子間分離のための厚い二酸化シリコン膜８が形成され
る。

第２の実施例ではＰ導電型接合分離拡散層２０５と、Ｐ
導電型埋込み拡散Ｍ２Ｏ４とを接続する必要があるため
、前述のＰ導電型拡散層つと比較し不純物濃度を１桁近
く高めておく必要があり、又、より長時間の熱処理が必
要となる。よって′、Ｎ型ソース・ドレイン拡散層１２
との接触を確実に防いで、Ｎ型ソース・トレイン拡散層
１２の耐圧を確保する関係上、Ｐ導電型接合分離拡散層
２０５とＮ型ソース・ドレイン拡散層との距離は、第１
の実施例以上に広く設定しなければならない。

次いで、第１の実施例で示したと同様の工程を経た後、
第１の領域１０３へのＮ導電型不純物の導入及び第１の
領域の外側の第２の領域に対するＰ導電型不純物の導入
を行なう。

第２の実施例では、更に製造工程の短縮化も可能となっ
ている。即ち前述の如くＰ導電型接合分離拡散層２０５
はバイポーラ素子間の分離領域として必要であり、又、
従来例で示したＰ導電型拡散層９はＮチャネルＭＯ９Ｆ
ＥＴの素子間分離として必要であるため、バイポーラト
ランジスタとＭＯＳ）ランジスタ混載の半導体集積回路
では、２種類の素子間分離方法を必要とする。一方、本
発明の実施例では、バイポーラ素子に適用する素子間分
離法をＮチャネルＭＯ８ＦＥＴにも適用すると同時に、
自己のソース・トレイン間に付随する寄生効果をＭＯＳ
　Ｆ　ＥＴの閾電圧を制御するための不純物導入を利用
することで防止しており、従ってＰ導電型拡散層９が不
要となるという利点がある。

〔発明の効果〕

以上説明したように、本発明は、Ｎ型ソース・ドレイン
拡散層と素子間分離のためのＰ導電型拡散層あるいはＰ
導電型接合分離拡散層とを離隔することにより接合容量
の低減を図るとともに、離隔することにより発生するＮ
チャネルＭＯＳＦＥＴの素子領域端で生じる寄生効果を
Ｎｔ−ヤネルＭＯＳＦＥＴあるいはＰチャネルＭＯＳＦ
ＥＴの閾電圧を制御するための不純物導入を利用して防
止するものであり、特別な工程を付加することなく、ト
ランジスタ性能を改善する、あるいは、製造工程数を縮
減する効果がある。

尚、当業者には明らかであるが、本発明の構成はＮチャ
ネルＭＯＳ　Ｆ　ＥＴの素子領域端部におけるＰ導電型
ウェル表面の不純物濃度低下をＰ導電型ウェルの形成に
関する工程以外の工程で補償することを主旨とするもの
であり、ＭＯＳＦＥＴの閾電圧を制御する工程以外の工
程、例えばバイポーラトランジスタとＭＯ９）−ランジ
スタ混載の半導体集積回路装置では、ベースを形成する
ための工程を利用することも可能である。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための半導体チップの断面図及び平面図、第２図（ａ
＞、（ｂ）は本発明の第２の実施例を説明するための工
程順に示した半導体チップの断面図、第３図（ａ）〜（
ｅ）は従来の第１の半導体集積回路の製造方法を説明す
るための工程順に示した半導体チップの断面図、第４図
（ａ）〜（Ｃ）は従来の第２の半導体集積回路の製造方
法を説明するための工程順に示した半導体チップの断面
図及び平面図、第５図（ａ）、（ｂ）は従来の第２の半
導体集積回路のＭＯＳ　Ｆ　ＥＴの等価回路図及びその
特性図である。１・・・Ｎ導電型シリコン基板、２・・・Ｐ導電型ウェ
ル、３・・・Ｎ導電型ウェル、４・・・二酸化シリコン
膜、５・・・窒化シリコン膜、６・・・第１のホトレジ
スト膜、７・・・第２のホトレジスト膜、８・・・二酸
化シリコン膜、９・・・Ｐ導電型拡散層、１０・・・ゲ
ート絶縁膜、１１・・・ゲート電極、１２・・・Ｎ型ソ
ース・トレイン拡散層、１３・・・Ｐ型ソース・ドレイ
ン拡散層、１４．１５・・・ＭＯＳＦＥＴ、１６・・・
開口部、２０・・・トランジスタＱｌｌ、　Ｑ１２によ
る特性、２１・・暑・ランジスタＱ１３による特性、１
０１・・・ＮチャネルＭＯＳＦＥＴの素子領域、１０２
・・・ＰチャネルＭＯＳＦＥＴ素子領域、１０３，１０
４゜１０５・・・開口部、２０１・・・Ｐ導電型シリコ
ン基板、２０２・・・Ｎ導電型エピタキシャル層、２０
３・・・Ｎ導電型埋込層、２０４・・・Ｐ導電型埋込層
、２０５・・・Ｐ導電型接合分離拡散層、Ｑｌｌ、　Ｑ
１２゜Ｑ１３・・・ＭＯＳＦＥＴ。

Claims

【特許請求の範囲】

半導体基板上のＮ導電型半導体層にＰ導電型ウェル及び
Ｎ導電型ウェルをそれぞれ選択的に設ける工程と、前記
Ｐ導電型ウェル及びＮ導電型ウェルのそれぞれの表面に
フィールド絶縁膜を選択的に設けて素子形成領域をそれ
ぞれ設ける工程と、前記Ｐ導電型ウェルの素子形成領域
にＮチャネルＭＯＳ型電界効果トランジスタを形成し前
記Ｎ導電型ウェルの素子形成領域にＰチャネルＭＯＳ型
電界効果トランジスタを形成する工程とを含む半導体集
積回路の製造方法において、前記Ｎチャネル型ＭＯＳト
ランジスタのチャネル領域のチャネル幅方向の中央領域
に前記ＮチャネルＭＯＳ型トランジスタの第１の閾電圧
を制御するためのＮ導電型不純物を導入する第１の工程
及び前記チャネル領域のチャネル幅方向の周辺領域に前
記ＮチャネルＭＯＳ型トランジスタの第２の閾電圧を制
御するためのＰ導電型不純物を導入する第２の工程の少
くとも前記第１及び第２の工程のいずれかの工程を含む
ことを特徴とする半導体集積回路の製造方法。