JPH0964193A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0964193A
JPH0964193A JP7221618A JP22161895A JPH0964193A JP H0964193 A JPH0964193 A JP H0964193A JP 7221618 A JP7221618 A JP 7221618A JP 22161895 A JP22161895 A JP 22161895A JP H0964193 A JPH0964193 A JP H0964193A
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(57)【要約】 （修正有） 【課題】 高低両耐圧MOS FET のソースドレイン形成を
１回のイオン注入で行い，且つ高信頼度化を図る。 【解決手段】 １）同一基板上に高耐圧FET と低耐圧FE
T を形成する際に, 基板上にフィールド酸化膜１を選択
成長し，第１ゲート酸化膜２を成長し，低耐圧領域を開
口し且つ高耐圧のゲート酸化膜として使用する領域と高
耐圧の低濃度拡散層６を形成する領域とを除いた領域を
開口した第１レジスト膜を形成し，第１レジスト膜をマ
スクにして, 第１ゲート酸化膜２をエッチング除去し，
基板上に第１ゲート酸化膜より薄い第２ゲート酸化膜３
を形成し, 低耐圧の第２ゲート酸化膜上及び高耐圧の第
１ゲート酸化膜上にゲート電極４を形成し，基板上に高
耐圧領域を開口した第２レジスト膜を形成し，イオン注
入により低濃度拡散層６を形成し，イオン注入により低
耐圧及び高耐圧のソースドレイン領域の高濃度拡散層８
を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り, 特に, 同一基板上に２種類の耐圧が異なるMO
S FET を形成する方法に関する。
【０００２】この場合，２種類の耐圧が異なるMOS FET
はゲート絶縁膜（以下ゲート酸化膜と記す）厚が異な
り，特に高耐圧のMOS FET はオフセットドレイン構造を
有する場合が多い。
【０００３】
【従来の技術】第２のMOS FET （低耐圧MOS FET と記
す）とオフセットドレイン構造の第１のMOS FET （高耐
圧のMOS FET と記す）とを有する半導体装置の製造方法
の従来例を図２，３を用いて説明する。
【０００４】図２(A) 〜(E) は従来例１の説明図であ
る。図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FE
T を形成する。図２(A) において，シリコン基板11上に
フィールド酸化膜 1を選択成長し，高耐圧用の厚い第１
のゲート酸化膜 2を成長し，低耐圧側を開口したレジス
トパターンαを形成する。
【０００５】図２(B) において，レジストパターンαを
マスクにして, 低耐圧側の第１のゲート酸化膜 2をフッ
酸系溶液でエッチング除去し，マスクを除去, 第１のゲ
ート酸化膜 2より薄い第２のゲート酸化膜 3を形成す
る。
【０００６】次いで, 低耐圧側及び高耐圧側にゲート電
極 4を形成する。ここで，ソースドレイン形成用のイオ
ン注入を低耐圧側及び高耐圧側で同時に行うと, 厚い方
の酸化膜に合わせると薄い方には深く入り過ぎ, 浅い方
に合わせると, 厚い方はシリコン基板に届かなくなる。
そこで，レジストパターンβ, γを用いて低耐圧側及び
高耐圧側で別々にイオン注入を行う。
【０００７】図２(C) において，高耐圧側を開口したレ
ジストパターンβを形成し，ドーズ量が12〜13乗オーダ
のイオン注入 5により低濃度拡散層 6を形成する。図２
(D) において，低耐圧側を開口したレジストパターンγ
を形成し，ドーズ量が15乗オーダのイオン注入 7により
高濃度拡散層 8を形成する。
【０００８】図２(E) において，低耐圧側を覆い且つ高
耐圧側のオフセット部を除いた領域を開口したレジスト
パターンδを形成し，ドーズ量が15乗オーダのイオン注
入7'により高濃度拡散層8'を形成する。
【０００９】図３(A) 〜(E) は従来例２の説明図であ
る。図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FE
T を形成する。この例は，低耐圧部と高耐圧部のソース
ドレインを一度のイオン注入で形成可能にするため，ゲ
ート電極形成後にフッ酸系溶液を用いて全素子領域の酸
化膜を除去してしまう方法である。
【００１０】図３(A) において，シリコン基板11上にフ
ィールド酸化膜 1を選択成長し，高耐圧用の厚い第１の
ゲート酸化膜 2を成長し，低耐圧側を開口したレジスト
パターンαを形成する。
【００１１】図３(B) において，レジストパターンαを
マスクにして, 低耐圧側の第１のゲート酸化膜 2をフッ
酸系溶液でエッチング除去し，マスクを除去, 第１のゲ
ート酸化膜 2より薄い第２のゲート酸化膜 3を形成す
る。
【００１２】次いで, 低耐圧側及び高耐圧側にゲート電
極 4を形成する。図３(C) において，フッ酸系溶液を用
いて，素子領域の酸化膜を除去する。図３(D) におい
て，イオン注入時のダメージ緩和用の酸化膜を形成し，
高耐圧側を開口したレジストパターンβを形成し，ドー
ズ量が12〜13乗オーダのイオン注入 5により低濃度拡散
層 6を形成する。低耐圧側を開口したレジストパターン
γを形成し，ドーズ量が15乗オーダのイオン注入 7によ
り高濃度拡散層 8を形成する。
【００１３】図３(E) において，低耐圧側を開口し且つ
高耐圧側のオフセット部を除いた領域を開口したレジス
トパターンεを形成し，ドーズ量が15乗オーダのイオン
注入7により低耐圧及び高耐圧側のソースドレイン領域
の拡散層 8を形成する。
【００１４】
【発明が解決しようとする課題】従来例１では工程数が
多く，特にCMOSプロセスの場合は両方のチャネルのMOSF
ET についてこの方法を行うことになり, 冗長なプロセ
スとなる。
【００１５】一方, 従来例２では，この問題を回避でき
るが，ゲート電極をマスクにしてソースドレイン上の酸
化膜をフッ酸系溶液で除去するため，ゲート電極端から
ゲート酸化膜の浸食が発生する。これは後の熱酸化工程
等で埋まりはするが，ホットキャリアによる劣化を加速
したり，ゲート酸化膜の絶縁破壊耐性を弱める結果とな
る。
【００１６】本発明は高低両耐圧MOS FET のソースドレ
イン形成を１回のイオン注入で行い，且つ高信頼度化を
図ることを目的とする。
【００１７】
【課題を解決するための手段】上記課題の解決は， １）同一シリコン基板上に高耐圧MOS FET と低耐圧MOS
FET を形成する際に, シリコン基板上にフィールド酸化
膜を選択成長し，第１のゲート酸化膜を成長し，低耐圧
MOS FET 領域を開口し且つ高耐圧MOS FET のゲート酸化
膜として使用する領域と高耐圧MOS FET の低濃度拡散層
を形成する領域とを除いた領域を開口した第１のレジス
トパターンを形成する第１工程と，該第１のレジストパ
ターンをマスクにして, 第１のゲート酸化膜をエッチン
グ除去し，該第１のレジストパターンを除去する第２工
程と，該シリコン基板上に該第１のゲート酸化膜より薄
い第２のゲート酸化膜を形成し, 次いで, 低耐圧MOS FE
T の第２のゲート酸化膜上及び高耐圧MOS FET の第１の
ゲート酸化膜上にゲート電極を形成する第３工程と，該
シリコン基板上に高耐圧MOS FET 領域を開口した第２の
レジストパターンを形成し，イオン注入により低濃度拡
散層を形成し，該第２のレジストパターンを除去する第
４工程と, イオン注入により低耐圧MOS FET 及び高耐圧
MOS FET のソースドレイン領域の高濃度拡散層を形成す
る第５工程とを有する半導体装置の製造方法，あるいは ２）前記第３工程において，高耐圧MOS FET 側にゲート
電極を第１のゲート酸化膜上及びソース側の第２のゲー
ト酸化膜上にまたがって形成することを特徴とする前記
１記載の半導体装置の製造方法により達成される。
【００１８】本発明によると，高低両耐圧MOS FET のソ
ースドレイン形成を１回のイオン注入で行い，且つゲー
ト電極形成後にフッ酸系溶液による酸化膜除去工程がな
いため，ゲート酸化膜の浸食現象を防ぐことができるた
め，デバイスの信頼性が向上する。また，低濃度拡散領
域上に残した厚い第１のゲート酸化膜はゲート電極とド
レイン上の薄い酸化膜の領域との位置合わせ余裕を提供
している。
【００１９】更に，ゲート電極の形成位置により，高耐
圧MOS FET のソース側のゲート酸化膜厚をドレイン側の
それとを同じにもできるし〔図１(C) 参照〕，また薄く
する〔図１(D) 参照〕ことができる。後者の場合は耐圧
と特性の両面において有利である。従って，デバイス構
造の選択の自由度が増す。
【００２０】
【発明の実施の形態】図１(A) 〜(F) は実施例の説明図
である。図で左側に低耐圧MOS FET を, 右側に高耐圧MO
S FET を形成する。
【００２１】図１(A) において，ｐ型シリコン（p-Si)
基板11上に厚さ 500〜800 nmのフィールド酸化膜 1を選
択成長し，厚さ50〜80 nm の高耐圧用の厚い第１のゲー
ト酸化膜 2を成長し，低耐圧側を開口し且つ高耐圧側の
ゲート酸化膜として使用する領域と低濃度拡散層を形成
する領域を除いた領域を開口したレジストパターンα
（第１のレジストパターン）を形成する。このレジスト
パターンαのソース側開口部はゲート電極を形成する領
域まで達してもよいし〔図１(C) 〕，また達しなくても
よい〔図１(D) 〕。
【００２２】図１(B) において，レジストパターンαを
マスクにして, 第１のゲート酸化膜2をフッ酸系溶液で
エッチング除去し，マスクを除去する。図１(C) におい
て，第１のゲート酸化膜 2より薄い厚さ10〜25 nm の第
２のゲート酸化膜 3を形成する。
【００２３】次いで, 低耐圧側及び高耐圧側にゲート電
極 4を形成する。図１(D) は図１(C) と同じ工程で，ゲ
ート電極 4がソース側にずれて形成されたデバイス構造
を示す。
【００２４】図１(E) において，高耐圧側を開口したレ
ジストパターンβ（第２のレジストパターン）を形成
し，イオン種；りんイオン(P+ ),エネルギー；50〜100
KeV,ドーズ量；1012〜1013cm-2のイオン注入 5により低
濃度拡散層 6を形成する。
【００２５】図１(F) において，レジストパターンβを
除去し，イオン種；砒素イオン(As+ ) , エネルギー；3
0〜70 KeV, ドーズ量；〜1015cm-2のイオン注入 7によ
り低耐圧及び高耐圧側のソースドレイン領域の拡散層 8
を形成する。
【００２６】ここで，低濃度拡散層 6上の厚い第１のゲ
ート酸化膜は注入マスクの役目をしている。このとき，
実施例のようにｐチャネルMOS FET かｎチャネルMOS FE
T のみのデバイスでは, オフセット構造を設ける必要が
ないので, マスクレス化が可能となる。CMOSプロセスの
場合は反対チャネル側を開口しないレジストパターンを
通常の場合と同様に形成すればよい。
【００２７】実施例では, ｎチャネルMOS FET について
説明したが，ｐチャネルMOS FET でも同様に本発明は適
用可能である。CMOSデバイスではｎチャネルMOS FET の
一括ソースドレイン形成マスクと, ｐチャネルMOS FET
の一括ソースドレインマスクを用意すればよい。
【００２８】
【発明の効果】本発明によれば, 高耐圧及び低耐圧MOS
FET のソースドレインを１回のイオン注入で行って製造
工程数を低減し，且つエッチングによるゲート酸化膜の
浸食を防いで高信頼度化を図ることができる。
【図面の簡単な説明】
【図１】 実施例の説明図
【図２】 従来例１の説明図
【図３】 従来例２の説明図
【符号の説明】
1 フィールド酸化膜 2 第１のゲート酸化膜 3 第２のゲート酸化膜 4 ゲート電極 5 低濃度イオン注入 6 低濃度拡散層 7 高濃度イオン注入 8 高濃度拡散層 11 シリコン基板 α〜ε レジストパターン

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 同一シリコン基板上に第１のMOS FET と
    第２のMOS FET を形成する際に,シリコン基板上に第１
    のゲート絶縁膜を成長し，第２のMOS FET 領域を開口し
    且つ第１のMOS FET のゲート絶縁膜として使用する領域
    と第１のMOS FET の低濃度拡散層を形成する領域とを除
    いた領域を開口した第１のレジストパターンを形成する
    第１工程と，該第１のレジストパターンをマスクにし
    て, 第１のゲート絶縁膜をエッチング除去し，該第１の
    レジストパターンを除去する第２工程と，該シリコン基
    板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁
    膜を形成し, 次いで, 第２のMOS FET の第２のゲート絶
    縁膜上及び第１のMOS FET の第１のゲート絶縁膜上にゲ
    ート電極を形成する第３工程と，該シリコン基板上に第
    １のMOS FET 領域を開口した第２のレジストパターンを
    形成し，イオン注入により低濃度拡散層を形成し，該第
    ２のレジストパターンを除去する第４工程と,イオン注
    入により第２のMOS FET 及び第１のMOS FET のソースド
    レイン領域の高濃度拡散層を形成する第５工程とを有す
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第３工程において，第１のMOS FET
    側にゲート電極を第１のゲート絶縁膜上及びソース側の
    第２のゲート絶縁膜上にまたがって形成することを特徴
    とする請求項１記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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KR100424603B1 (ko) * 2000-07-21 2004-03-24 산요덴키가부시키가이샤 반도체 장치의 제조 방법
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KR100530287B1 (ko) * 2001-08-10 2005-11-22 산요덴키가부시키가이샤 반도체 장치와 그 제조 방법

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