JP2605757B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2605757B2 JP2605757B2 JP62298252A JP29825287A JP2605757B2 JP 2605757 B2 JP2605757 B2 JP 2605757B2 JP 62298252 A JP62298252 A JP 62298252A JP 29825287 A JP29825287 A JP 29825287A JP 2605757 B2 JP2605757 B2 JP 2605757B2
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- Japan
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- forming
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- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に、オフセ
ットゲート型の高耐圧CMOSトランジスタの製造方法に関
する。
ットゲート型の高耐圧CMOSトランジスタの製造方法に関
する。
従来よりCMOSトランジスタを高耐圧化するためにはド
レイン・ゲート間にオフセット抵抗を設ける方法が用い
られている。従来のオフセット・ゲート型CMOSの断面図
を第４図に示す。19は高耐圧ＰチャネルMOSトランジス
タであり、そのドレイン・ゲート間にＰ型オフセット抵
抗領域16を有する。20は高耐圧Ｎチャネルトランジスタ
であり、そのドレイン・ゲート間にＮ型オフセット抵抗
領域18を有する。
レイン・ゲート間にオフセット抵抗を設ける方法が用い
られている。従来のオフセット・ゲート型CMOSの断面図
を第４図に示す。19は高耐圧ＰチャネルMOSトランジス
タであり、そのドレイン・ゲート間にＰ型オフセット抵
抗領域16を有する。20は高耐圧Ｎチャネルトランジスタ
であり、そのドレイン・ゲート間にＮ型オフセット抵抗
領域18を有する。
次に第５図（ａ）〜（ｃ）を参照して従来のオフセッ
トゲート型CMOSトランジスタの製造方法を説明する。ま
ず第５図（ａ）に示すようにＮ型基板１上にＰウェル２
を形成し、チャネルストッパー３を形成するためのイオ
ン注入をＰウェル２の外周に施した後、選択酸化を行い
チャネルストッパー３およびフィールド酸化膜４を形成
する。ゲート酸化膜５を数十nmつけた後、ポリシリコン
（多結晶シリコン）を基板全面に数百nm成長させ、ドラ
イエッチングによりポリシリコンゲート６を形成する。
次にＰ型オフセット抵抗用フォトレジスト15でＮチャネ
ルMOS領域をおおい、Ｐ型不純物をイオン注入し、Ｐ型
オフセット抵抗16を形成する。
トゲート型CMOSトランジスタの製造方法を説明する。ま
ず第５図（ａ）に示すようにＮ型基板１上にＰウェル２
を形成し、チャネルストッパー３を形成するためのイオ
ン注入をＰウェル２の外周に施した後、選択酸化を行い
チャネルストッパー３およびフィールド酸化膜４を形成
する。ゲート酸化膜５を数十nmつけた後、ポリシリコン
（多結晶シリコン）を基板全面に数百nm成長させ、ドラ
イエッチングによりポリシリコンゲート６を形成する。
次にＰ型オフセット抵抗用フォトレジスト15でＮチャネ
ルMOS領域をおおい、Ｐ型不純物をイオン注入し、Ｐ型
オフセット抵抗16を形成する。
次に、第５図（ｂ）に示すように、Ｎ型オフセット抵
抗用フォトレジスト17でＰチャネルMOS領域をおおい、
Ｎ型不純物をイオン注入し、Ｎ型オフセット抵抗18を形
成する。
抗用フォトレジスト17でＰチャネルMOS領域をおおい、
Ｎ型不純物をイオン注入し、Ｎ型オフセット抵抗18を形
成する。
次に第５図（ｃ）に示すようにＮ型ソース・ドレイン
領域８およびＰ型ソース・ドレイン領域９を形成する。
領域８およびＰ型ソース・ドレイン領域９を形成する。
最後に、PSG膜10を堆積し、コンタクトホールをあ
け、アルミニウム配線11を施すと、従来の高耐圧Ｐチャ
ネルMOSトランジスタ19およびＮチャネルMOSトランジス
タ20が完成する（第４図）。
け、アルミニウム配線11を施すと、従来の高耐圧Ｐチャ
ネルMOSトランジスタ19およびＮチャネルMOSトランジス
タ20が完成する（第４図）。
上述した従来のオフセットゲート型CMOSを形成するた
めには、Ｐ型オフセット抵抗用フォトレジスト15および
Ｎ型オフセット抵抗用フォトレジスト17を用いているた
め、フォトレジストを２回形成する必要があり、またオ
フセット抵抗用のイオン注入も２回行わなければなら
ず、工程が増えるという欠点があった。
めには、Ｐ型オフセット抵抗用フォトレジスト15および
Ｎ型オフセット抵抗用フォトレジスト17を用いているた
め、フォトレジストを２回形成する必要があり、またオ
フセット抵抗用のイオン注入も２回行わなければなら
ず、工程が増えるという欠点があった。
本発明の製造方法は、一導電型の半導体基板に第１チ
ャネル型の第１高耐圧MOSトランジスタ及び第２チャネ
ル型の第２高耐圧MOSトランジスタを形成する半導体装
置の製造方法において、前記半導体基板の一部分に他導
電型のウェル領域を形成する工程と、前記半導体基板の
他の部分の一部に前記他の導電型の第１オフセット領域
を形成する工程と、前記第１オフセット領域上とともに
前記ウェル領域および前記半導体基板の前記他の部分の
選択された部分上をフィールド絶縁膜で覆って、前記ウ
ェル領域に第１の部分と前記半導体基板の前記他の部分
に前記第１オフセット領域をその間に挟む第２及び第３
の部分とをそれぞれ区画する工程と、前記第１乃至第３
の部分をゲート絶縁膜で覆い、前記第１の部分の前記第
１高耐圧MOSトランジスタのチャネル部分に対応するゲ
ート絶縁膜部分上に第１のゲート電極を形成するととも
に前記第２の部分の前記第２高耐圧MOSトランジスタの
チャネル部分に対応するゲート絶縁膜部分上から前記第
１のオフセット領域上のフィードル絶縁膜上にかけて第
２のゲート電極を形成する工程と、前記フィールド絶縁
膜及び前記ゲート電極をマスクとして不純物をイオン注
入することにより、前記第１の部分に前記一導電型の第
１及び第２の領域、前記第２の部分の前記第２高耐圧MO
Sトランジスタのチャネル部分以外の部分に前記一導電
型の第３の領域、ならびに前記第３の部分に前記一導電
型の第４の領域をそれぞれ形成する工程と、前記第３及
び第４の領域を前記他の導電型の領域に変換して前記第
２高耐圧MOSトランジスタのドレイン及びソース領域を
それぞれ形成し、前記第１の領域の一部を除いた部分及
び前記第２の領域に前記第１高耐圧MOSトランジスタの
ドレイン及びソース領域をそれぞれ形成する工程とを含
む。
ャネル型の第１高耐圧MOSトランジスタ及び第２チャネ
ル型の第２高耐圧MOSトランジスタを形成する半導体装
置の製造方法において、前記半導体基板の一部分に他導
電型のウェル領域を形成する工程と、前記半導体基板の
他の部分の一部に前記他の導電型の第１オフセット領域
を形成する工程と、前記第１オフセット領域上とともに
前記ウェル領域および前記半導体基板の前記他の部分の
選択された部分上をフィールド絶縁膜で覆って、前記ウ
ェル領域に第１の部分と前記半導体基板の前記他の部分
に前記第１オフセット領域をその間に挟む第２及び第３
の部分とをそれぞれ区画する工程と、前記第１乃至第３
の部分をゲート絶縁膜で覆い、前記第１の部分の前記第
１高耐圧MOSトランジスタのチャネル部分に対応するゲ
ート絶縁膜部分上に第１のゲート電極を形成するととも
に前記第２の部分の前記第２高耐圧MOSトランジスタの
チャネル部分に対応するゲート絶縁膜部分上から前記第
１のオフセット領域上のフィードル絶縁膜上にかけて第
２のゲート電極を形成する工程と、前記フィールド絶縁
膜及び前記ゲート電極をマスクとして不純物をイオン注
入することにより、前記第１の部分に前記一導電型の第
１及び第２の領域、前記第２の部分の前記第２高耐圧MO
Sトランジスタのチャネル部分以外の部分に前記一導電
型の第３の領域、ならびに前記第３の部分に前記一導電
型の第４の領域をそれぞれ形成する工程と、前記第３及
び第４の領域を前記他の導電型の領域に変換して前記第
２高耐圧MOSトランジスタのドレイン及びソース領域を
それぞれ形成し、前記第１の領域の一部を除いた部分及
び前記第２の領域に前記第１高耐圧MOSトランジスタの
ドレイン及びソース領域をそれぞれ形成する工程とを含
む。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。12は本発
明の高耐圧ＰチャネルMOSトランジスタであり、13は高
耐圧ＮチャネルMOSトランジスタである。
明の高耐圧ＰチャネルMOSトランジスタであり、13は高
耐圧ＮチャネルMOSトランジスタである。
次に、本実施例の製造方法を第２図（ａ）〜（ｄ）及
び第１図を用いて説明する。Ｎ型基板１にＰウェル２を
拡散する（第２図（ａ））。
び第１図を用いて説明する。Ｎ型基板１にＰウェル２を
拡散する（第２図（ａ））。
次に、チャンネルストッパー３を形成するためのイオ
ン注入をＰウェル２の外周に施す。この時、Ｐ型MOSト
ランジスタのオフセット抵抗領域にもイオン注入を行
う。その後、選択酸化を行うことにより、チャンネルス
トッパー３、チャンネルストッパー層と同時に形成され
たＰ型オフセット抵抗14およびフィールド酸化膜４が形
成される（第２図（ｂ））。
ン注入をＰウェル２の外周に施す。この時、Ｐ型MOSト
ランジスタのオフセット抵抗領域にもイオン注入を行
う。その後、選択酸化を行うことにより、チャンネルス
トッパー３、チャンネルストッパー層と同時に形成され
たＰ型オフセット抵抗14およびフィールド酸化膜４が形
成される（第２図（ｂ））。
次に、ゲート酸化膜５を数十nmつけた後、ポリシリコ
ン（多結晶シリコン）を基板全面に数百nm成長させ、ド
ライエッチングによりポリシリコンゲート６を形成す
る。次にフィールド酸化膜４とポリシリコンゲート６を
マスクとしてＮ型不純物をイオン注入し、全面イオン注
入によるＮ型オフセット抵抗７を形成する（第２図
（ｃ））。
ン（多結晶シリコン）を基板全面に数百nm成長させ、ド
ライエッチングによりポリシリコンゲート６を形成す
る。次にフィールド酸化膜４とポリシリコンゲート６を
マスクとしてＮ型不純物をイオン注入し、全面イオン注
入によるＮ型オフセット抵抗７を形成する（第２図
（ｃ））。
さらにＮ型ソース・ドレイン領域８およびＰ型ソース
・ドレイン領域９を形成する（第２図（ｄ））。
・ドレイン領域９を形成する（第２図（ｄ））。
最後に、PSG膜10を堆積し、コンタクトホールをあ
け、アルミ配線11を施すと、第１図に示すオフセットゲ
ート型CMOSトランジスタが完成する。
け、アルミ配線11を施すと、第１図に示すオフセットゲ
ート型CMOSトランジスタが完成する。
第３図は本発明の他の実施例の断面図である。24は他
の実施例の高耐圧ＰチャネルMOSトランジスタ、25は他
の実施例の高耐圧ＮチャネルMOSトランジスタである。2
6は低耐圧Ｐチャネルトランジスタ、27は低耐圧Ｎチャ
ネルトランジスタである。
の実施例の高耐圧ＰチャネルMOSトランジスタ、25は他
の実施例の高耐圧ＮチャネルMOSトランジスタである。2
6は低耐圧Ｐチャネルトランジスタ、27は低耐圧Ｎチャ
ネルトランジスタである。
この実施例では高耐圧CMOSトランジスタの耐圧をさら
に高くするために厚さ約100nmの厚い高耐圧CMOS用ゲー
ト酸化膜21を用い、高耐圧ＰチャネルMOSトランジスタ
のドレインにはＰ型低濃度拡散領域22を設け、高耐圧Ｎ
チャネルMOSトランジスタのドレインにはＮ型低濃度拡
散領域23を設けている。
に高くするために厚さ約100nmの厚い高耐圧CMOS用ゲー
ト酸化膜21を用い、高耐圧ＰチャネルMOSトランジスタ
のドレインにはＰ型低濃度拡散領域22を設け、高耐圧Ｎ
チャネルMOSトランジスタのドレインにはＮ型低濃度拡
散領域23を設けている。
以上説明したように、本発明は、高耐圧ＰチャネルMO
Sトランジスタのオフセット抵抗をＮチャネルMOSトラン
ジスタのチャンネルストッパ形成と同一工程でフィール
ド酸化膜の下部に設けることにより、イオン注入工程を
１回、ホトレジスト形成工程を２回低減できる効果があ
る。
Sトランジスタのオフセット抵抗をＮチャネルMOSトラン
ジスタのチャンネルストッパ形成と同一工程でフィール
ド酸化膜の下部に設けることにより、イオン注入工程を
１回、ホトレジスト形成工程を２回低減できる効果があ
る。
また他の実施例に示したように若干の工程を追加する
だけで従来の技術と同程度の工程数でさらに耐圧の高い
オフセットゲート型CMOSを形成できる効果がある。
だけで従来の技術と同程度の工程数でさらに耐圧の高い
オフセットゲート型CMOSを形成できる効果がある。
なお実施例ではＮ型基板上に形成したCMOSトランジス
タについて説明したが、Ｐ型基板上に形成したCMOSトラ
ンジスタについても極性を反転させるだけで本発明が適
用でき、同様の効果が得られる。
タについて説明したが、Ｐ型基板上に形成したCMOSトラ
ンジスタについても極性を反転させるだけで本発明が適
用でき、同様の効果が得られる。
第１図は本発明の一実施例のオフセットゲート型CMOSト
ランジスタの断面図、第２図（ａ）〜（ｄ）は第１図に
示した一実施例の半導体装置の製造プロセスの主な工程
を示す断面図、第３図は本発明の他の実施例の半導体装
置の断面図、第４図は従来のオフセットゲート型CMOSト
ランジスタの断面図、第５図（ａ）〜（ｃ）は第３図に
示した従来の半導体装置の製造プロセスの主な工程を示
す断面図である。 １……Ｎ型基板、２……Ｐウェル、３……チャンネルス
トッパー、４……フィールド酸化膜、５……ゲート酸化
膜、６……ポリシリコンゲート、７……全面イオン注入
によるＮ型オフセット抵抗、８……Ｎ型ソース・ドレイ
ン領域、９……Ｐ型ソース・ドレイン領域、10……PSG
膜、11……アルミ配線、12……高圧ＰチャネルMOSトラ
ンジスタ、13……高圧ＮチャネルMOSトランジスタ、14
……チャンネルストッパー層を用いたＰ型オフセット抵
抗、15……Ｐ型オフセット抵抗用フォトレジスト、16…
…Ｐ型オフセット抵抗、17……Ｎ型オフセット抵抗用フ
ォトレジスト、18……Ｎ型オフセット抵抗、19……従来
の高圧ＰチャネルMOSトランジスタ、20……従来の高圧
Ｎチャネルトランジスタ、21……高圧CMOS用ゲート酸化
膜、22……Ｐ型低濃度拡散領域、23……Ｎ型低濃度拡散
領域、24……高圧ＰチャネルMOSトランジスタ、25……
高圧ＮチャネルMOSトランジスタ、26……低圧Ｐチャネ
ルMOSトランジスタ、27……低圧ＮチャネルMOSトランジ
スタ。
ランジスタの断面図、第２図（ａ）〜（ｄ）は第１図に
示した一実施例の半導体装置の製造プロセスの主な工程
を示す断面図、第３図は本発明の他の実施例の半導体装
置の断面図、第４図は従来のオフセットゲート型CMOSト
ランジスタの断面図、第５図（ａ）〜（ｃ）は第３図に
示した従来の半導体装置の製造プロセスの主な工程を示
す断面図である。 １……Ｎ型基板、２……Ｐウェル、３……チャンネルス
トッパー、４……フィールド酸化膜、５……ゲート酸化
膜、６……ポリシリコンゲート、７……全面イオン注入
によるＮ型オフセット抵抗、８……Ｎ型ソース・ドレイ
ン領域、９……Ｐ型ソース・ドレイン領域、10……PSG
膜、11……アルミ配線、12……高圧ＰチャネルMOSトラ
ンジスタ、13……高圧ＮチャネルMOSトランジスタ、14
……チャンネルストッパー層を用いたＰ型オフセット抵
抗、15……Ｐ型オフセット抵抗用フォトレジスト、16…
…Ｐ型オフセット抵抗、17……Ｎ型オフセット抵抗用フ
ォトレジスト、18……Ｎ型オフセット抵抗、19……従来
の高圧ＰチャネルMOSトランジスタ、20……従来の高圧
Ｎチャネルトランジスタ、21……高圧CMOS用ゲート酸化
膜、22……Ｐ型低濃度拡散領域、23……Ｎ型低濃度拡散
領域、24……高圧ＰチャネルMOSトランジスタ、25……
高圧ＮチャネルMOSトランジスタ、26……低圧Ｐチャネ
ルMOSトランジスタ、27……低圧ＮチャネルMOSトランジ
スタ。
Claims (1)
- 【請求項１】一導電型の半導体基板に第１チャネル型の
第１高耐圧MOSトランジスタ及び第２チャネル型の第２
高耐圧MOSトランジスタを形成する半導体装置の製造方
法において、前記半導体基板の一部分に他導電型のウェ
ル領域を形成する工程と、前記半導体基板の他の部分の
一部に前記他の導電型の第１オフセット領域を形成する
工程と、前記第１オフセット領域上とともに前記ウェル
領域および前記半導体基板の前記他の部分の選択された
部分上をフィールド絶縁膜で覆って、前記ウェル領域に
第１の部分と前記半導体基板の前記他の部分に前記第１
オフセット領域をその間に挟む第２及び第３の部分とを
それぞれ区画する工程と、前記第１乃至第３の部分をゲ
ート絶縁膜で覆い、前記第１の部分の前記第１高耐圧MO
Sトランジスタのチャネル部分に対応するゲート絶縁膜
部分上に第１のゲート電極を形成するとともに前記第２
の部分の前記第２高耐圧MOSトランジスタのチャネル部
分に対応するゲート絶縁膜部分上から前記第１のオフセ
ット領域上のフィードル絶縁膜上にかけて第２のゲート
電極を形成する工程と、前記フィールド絶縁膜及び前記
ゲート電極をマスクとして不純物をイオン注入すること
により、前記第１の部分に前記一導電型の第１及び第２
の領域、前記第２の部分の前記第２高耐圧MOSトランジ
スタのチャネル部分以外の部分に前記一導電型の第３の
領域、ならびに前記第３の部分に前記一導電型の第４の
領域をそれぞれ形成する工程と、前記第３及び第４の領
域を前記他の導電型の領域に変換して前記第２高耐圧MO
Sトランジスタのドレイン及びソース領域をそれぞれ形
成し、前記第１の領域の一部を除いた部分及び前記第２
の領域に前記第１高耐圧MOSトランジスタのドレイン及
びソース領域をそれぞれ形成する工程とを含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298252A JP2605757B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298252A JP2605757B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138745A JPH01138745A (ja) | 1989-05-31 |
| JP2605757B2 true JP2605757B2 (ja) | 1997-04-30 |
Family
ID=17857214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298252A Expired - Lifetime JP2605757B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605757B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322804A (en) * | 1992-05-12 | 1994-06-21 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| US7176953B2 (en) * | 2001-08-22 | 2007-02-13 | Polaroid Corporation | Thermal response correction system |
| WO2020189552A1 (ja) | 2019-03-15 | 2020-09-24 | キヤノン株式会社 | 画像形成装置及び画像形成システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666071A (en) * | 1979-11-01 | 1981-06-04 | Fujitsu Ltd | Manufacture of complementary type mis semiconductor device |
| JPS5780759A (en) * | 1980-11-07 | 1982-05-20 | Seiko Epson Corp | Complementary connection insulated gate type field effect transistor integrated circuit |
-
1987
- 1987-11-25 JP JP62298252A patent/JP2605757B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01138745A (ja) | 1989-05-31 |
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