JPH04321252A - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
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Abstract
め要約のデータは記録されません。
Description
クセスメモリ半導体装置(以下、DRAMという)に関
し、特にその製造工程の最終段階に行われるスクリーニ
ングバーンインの効率化を図ったDRAMに関する。
ード線を選択的に駆動する方式を採用しており、デコー
ダ回路がワード線を1本ないしは数本選択していた。選
択されたワード線は電源電位VCCまたは電源電位以上
(VCC+α)(αは約2〜3V)の電位に駆動されて
いた。
は、初期故障の可能性を有する製品を除去するためにス
クリーニングバーンインを実施している。しかしながら
、DRAMのダイナミック動作の1サイクルでは1本な
いし数本のワード線しか駆動できないので、全てのワー
ド線を駆動するには長時間を要するという問題点があっ
た。
RAMでは、1サイクルに1本しかワード線が選択電位
にならないなら、1024サイクルのダイナミック動作
を行うことにより、全てのワード線を駆動することがで
き、これは初期故障を取り除く目的で行うスクリーニン
グバーンインとしてははなはだ非効率であった。
、それにともないワード線の本数が増えるにしたがい、
そのスクリーニングバーンインは増々非効率となってい
く。
に配列された複数のメモリセルと、メモリセルの行に共
通して接続された複数のワード線と、外部から供給され
るアドレス信号をデコードしワード線を選択的に駆動す
るアドレスデコーダとを備えたダイナミックランダムア
クセスメモリ装置において、第1の外部入力ピンと全ワ
ード線との間に全ワード線駆動回路を接続し、第1の外
部入力ピンにより全ワード線を同時に選択できるように
したことである。
クセスメモリ装置は、スクリーニングバーンイン時に、
所定のデータビットをメモリセルに書き込んだ後に、第
1の外部入力ピンを使用して、全ワード線駆動回路に全
ワード線を選択レベルにしてメモリセルにストレスを同
時に与えることができる。
て説明する。図1は第1実施例の回路図である。図1に
おいて1はメモリセル、2はロウアドレスデコーダ、W
1〜WNはワード線を示している。本実施例が従来例と
異なる点は、各ワード線W1〜WNの遠端にスイッチン
グトランジスタQ1〜QNを接続し、スイッチングトラ
ンジスタQ1〜QNのゲートには降圧回路4を経由して
外部入力ピンAに接続されていることである。また、ス
イッチングトランジスタQ1〜QNのドレインは直接外
部入力ピンAに接続されている。
QNと降圧回路4とにより全ワード線駆動回路3を形成
している。
ンインを行う際、まず全メモリセル1に“0”データを
書き込む。次に、外部入力ピンAにクロック入力を複数
回印加し、次に全メモリセルに“1”データを書き込ん
だ後、NCピンにクロック入力を複数回印加する。これ
を繰り返し行うことにより、全メモリセルに同時に“0
”または“1”のストレスを与えることができる。
。第1実施例に加えてディジット線D1〜DNの遠端に
ディジット線電位固定回路7を接続している。
ンインを行う際、外部入力ピンAのクロック入力Aに同
期して、他の外部入力ピンB,Cに図3に示すクロック
入力B,Cを供給する。最初のクロック入力Aが印加さ
れると、全ワード線駆動回路3は全ワード線W1〜WN
を選択し、そのとき、クロックBがディジット線電位固
定回路7に加えられ、外部入力ピンBの供給されたトラ
ンジスタに接続されたディジット線D1,D3,DN−
1に“0”レベルが供給される。2番目のクロック入力
Aの印加時には、クロック入力Cが入力するので、残り
のディジット線D2,D4,DNが“0”レベルとなる
。
メモリセルに“0”または“1”を書き込む工程なしに
、最初から外部入力ピンA,B,Cにクロック入力A,
B,Cを供給して全メモリセルに対し物理的な高レベル
と低レベルのストレスを交互に印加することができる。
生回路を、6はセンスアンプを示している。
のワード線に対し、通常のアドレスデコーダ回路以外に
全ワード線駆動回路を接続したのでスクリーニングバー
ンイン工程においてワード線に順次電圧をかけることな
く全ワード線に同時に電圧を印加することができる。し
たがって、例えば1024本のワード線を有し、1サイ
クルに1本のワード線が選択電位になる製品の場合、従
来のスクリーニングバーンインに比べ所要時間を1/1
024に短縮できるという効果を得られる。
の数が増加するとき、その効果はさらに顕著になる。
である。
ワード線 Q1〜QN トランジスタ 6 センスアンプ回路 7 ディジット線電位固定回路 D1〜DN ディジット線
Claims (3)
- 【請求項1】 行列状に配列された複数のメモリセル
と、メモリセルの行に共通して接続された複数のワード
線と、外部から供給されるアドレス信号をデコードしワ
ード線を選択的に駆動するアドレスデコーダとを備えた
ダイナミックランダムアクセスメモリ装置において、第
1の外部入力ピンと全ワード線との間に全ワード線駆動
回路を接続し、第1の外部入力ピンにより全ワード線を
同時に選択できるようにしたことを特徴とするダイナミ
ックランダムアクセスメモリ装置。 - 【請求項2】 上記メモリセルの列は複数のディジッ
ト線にそれぞれ接続されており、複数のディジット線は
ディジット線電位固定回路に接続されており、外部入力
ピンによりディジット線に固定電位を供給できる請求項
1記載のダイナミックランダムアクセスメモリ装置。 - 【請求項3】 上記ディジット線電位固定回路は第2
,第3外部ピンに接続されており、互いにタイミングの
異なる複数の外部クロックを第2,第3外部ピンにそれ
ぞれ供給して複数のディジット線に固定電位を選択的に
供給できる請求項2記載のダイナミックランダムアクセ
スメモリ装置。
Priority Applications (5)
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JP2793427B2 (ja) * | 1992-04-08 | 1998-09-03 | 株式会社東芝 | 半導体装置 |
JPH0628861A (ja) * | 1992-07-07 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
DE4223532A1 (de) * | 1992-07-17 | 1994-01-20 | Philips Patentverwaltung | Schaltungsanordnung zum Prüfen der Adressierung wenigstens einer Matrix |
KR970010658B1 (ko) * | 1993-11-26 | 1997-06-30 | 삼성전자 주식회사 | 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법 |
EP0698273B1 (en) * | 1994-03-09 | 2000-05-10 | Koninklijke Philips Electronics N.V. | Memory iddq-testable through cumulative word line activation |
US5440517A (en) * | 1994-08-15 | 1995-08-08 | Micron Technology, Inc. | DRAMs having on-chip row copy circuits for use in testing and video imaging and method for operating same |
JP3734853B2 (ja) * | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
US5881166A (en) * | 1996-11-21 | 1999-03-09 | Xerox Corporation | Method and system for generating a histogram of a scanned image |
US5835628A (en) * | 1996-11-21 | 1998-11-10 | Xerox Corporation | Method and system for generating histograms from a scanned image |
US5848183A (en) * | 1996-11-21 | 1998-12-08 | Xerox Corporation | System and method for generating and utilizing histogram data from a scanned image |
US5751848A (en) * | 1996-11-21 | 1998-05-12 | Xerox Corporation | System and method for generating and utilizing histogram data from a scanned image |
AU9798798A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
JP3938229B2 (ja) * | 1997-10-13 | 2007-06-27 | 沖電気工業株式会社 | 半導体記憶装置 |
JPH11154103A (ja) * | 1997-11-20 | 1999-06-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US6453258B1 (en) | 1999-12-17 | 2002-09-17 | International Business Machines Corporation | Optimized burn-in for fixed time dynamic logic circuitry |
US6618171B1 (en) | 2000-02-25 | 2003-09-09 | Xerox Corporation | Black point adjustment based on image background |
US7106644B2 (en) * | 2003-12-01 | 2006-09-12 | Elite Semiconductor Memory Technology, Inc. | Memory device and method for burn-in test |
CN100421184C (zh) * | 2004-03-03 | 2008-09-24 | 晶豪科技股份有限公司 | 用于预烧测试的存储器装置以及方法 |
FR3059114B1 (fr) * | 2016-11-23 | 2019-01-25 | Continental Automotive France | Procede de diagnostic d'une alimentation de polarisation pour un systeme d'acquisition comprenant un dispositif matriciel d'interface |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DD137504A1 (de) * | 1978-07-03 | 1979-09-05 | Gunther Schneegass | Schaltungsanordnung zur pruefung von halbleiterspeichern |
US4380805A (en) * | 1980-09-08 | 1983-04-19 | Mostek Corporation | Tape burn-in circuit |
JPS61289600A (ja) * | 1985-06-17 | 1986-12-19 | Fujitsu Ltd | 半導体記憶装置 |
JPS62177799A (ja) * | 1986-01-30 | 1987-08-04 | Toshiba Corp | 半導体記憶装置 |
DE3751002T2 (de) * | 1986-10-20 | 1995-10-05 | Nippon Telegraph & Telephone | Halbleiterspeicher. |
US4751679A (en) * | 1986-12-22 | 1988-06-14 | Motorola, Inc. | Gate stress test of a MOS memory |
JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
JPH01208795A (ja) * | 1988-02-16 | 1989-08-22 | Toshiba Corp | 半導体記憶装置 |
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