JPH0176067U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例に係る半導体装置の
断面図、第２図は従来の半導体装置の断面図であ
る。 符号の説明、１……基板、２……ソース拡散層
、３……ドレイン拡散層、４……ゲート部、６…
…フイールド酸化膜層、７……ソース電極、８…
…ドレイン電極、９……ゲート電極。

Claims (1)

1. 【実用新案登録請求の範囲】 ＭＯＳ型半導体装置において、 ゲート部が形成される基板表面を、ソース、ド
   レイン拡散層が形成される基板表面より凹入して
   設け、ゲート電極の上端とソース、ドレイン電極
   の上端の高さをほぼ同一にすると共に、フイール
   ド酸化膜層が形成される基板表面を、上記ソース
   、ドレイン拡散層が形成される基板表面より深く
   凹入して設け、該フイールド酸化膜層表面を上記
   基板表面より僅かに高く位置させたことを特徴と
   する半導体装置。