JPH01759A

JPH01759A - 双方向制御整流半導体装置

Info

Publication number: JPH01759A
Application number: JP62-325690A
Authority: JP
Inventors: 実加藤; 三輪　潤一
Original assignee: 株式会社東芝
Priority date: 1987-03-31
Filing date: 1987-12-23
Publication date: 1989-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明はトライアック等の双方向制御整流半導体装置
に係り、特に高感度化を図るようにした改良に関する。

（従来の技術）双方向制御整流半導体装置の一種であるトライアックは
従来、第５図のような断面構造を有している。図におい
て、４０はＮ型基板、４１．４２はそれぞれＰ型層、４
３．４４．４５はそれぞれＮ型層である。

表面ではＰ型層４１とＮ型層４３の表面に連続して電極
Ｔ１が形成され、Ｎ型層４４とＰ型層４１の表面には連
続してゲート電極Ｇが形成され、さらに裏面全面には電
極Ｔ２が形成されている。

このトライアックは、ゲート電極Ｇとその下部のＰ型層
４１とで一般的なサイリスクのゲート構造が形成されて
おり、Ｎ型層４３．Ｐ型層４１及びＮ型基板４０からな
るＮＰＮ　ｌ−ランリスタ構造とＮ型層４４、Ｐ型層４
１及びＮ型基板４０からなるＮＰＮ　トランジスタ構造
とでリモート・ゲート構造が形成されており、さらにＮ
型層４４とＰ型層４１とでジャンクション・ゲート構造
が形成されている。

ところで、このような構造のトライアックをターンオン
させるモードにはＩ、　　ｎ、　ＩＩＩ、　ＩＶの各モ
ードがある。■モードは上記の一般的なサイリスタのゲ
ート構造を利用するものであり、電極Ｔ１が負極性、電
極Ｔ２が正極性のときにゲート電極Ｇに正極性のトリガ
を印加することによってターンオンさせるもので゛ある
。■モードは上記のジャンクション・ゲート構造を利用
するものであり、電極Ｔ１が負極性、電極Ｔ２が正極性
のときにゲート電極Ｇに負極性のトリガを印加すること
によってターンオンさせるものである。■モードは上記
のリモート・ゲート構造を利用するものであり、電極Ｔ
１が正極性、電極Ｔ２が負極性のときにゲート電極Ｇに
負極性のトリガを印加することによってターンオンさせ
るものである。さらに■モードは上記のリモート・ゲー
ト構造を利用するものであり、電極Ｔ１が正極性、電極
Ｔ２が負極性のときにゲート電極Ｇに正極性のトリガを
印加することによってターンオンさせるものである。

ところで、従来のトライアックでゲートの高感度化を達
成するためには、Ｐ型層４１からなるＰ型ベースの表面
に流れ、注入電流として寄与しない無効電流成分を小さ
くする必要があり、さらにこのためにはＰ型層表面の不
純物濃度を低くする、こめ電流の流れを阻止するために
Ｐ型層４１にＮ型拡散層の壁を形成する、等の手段を用
いるようにしている。

ところが、いずれの手段を用いるようにしても、ゲート
感度と他の主要特性に特性間トレードオフが存在し、例
えばゲート感度を高くするとｄｖ／ｄｔ耐瓜が小さくな
る、高温特性が悪化する、等の弊害が発生する。また、
トライアックの動作原理上、Ｎ型層４３からなるＮ型エ
ミッタはショーテッド構造を採用することが不可欠であ
るため、拡散のコントロールによって高感度化を図るに
は限界がある。

このために、従来のトライアックではＩＣ（半導体集積
回路）の出力で直接駆動できる程度のゲート感度を有す
るものを製造することが困難であるという欠点がある。

（発明が解決しようとする問題点）このように従来の双方向制御整流半導体装置ではｄｖ／
ｄｔ耐量等の特性を損わずにゲート感度を高くすること
が困難であるという欠点がある。そこでこの発明は、ｄ
ｖ／ｄｔ耐量等の特性を損わずにゲート感度を高くする
ことができる双方向制御整流半導体装置を提供すること
を目的としている。

［発明の構成］（問題点を解決するための手段）この発明の双方向制御整流半導体装置は、第１導電型の
第１導電層と、上記第１導電層の一方表面上に互いに分
離して設けられた第２導電型の第２、第３及び第４導電
層と、上記第２導電層の表面領域に設けられた第１導電
型の第、５導電層と、上記第３導電層の表面領域に設け
られた第１導電型の第６導電層と、上記第４導電層の表
面領域に設けられた第１導電型の第７導電層と、上記第
１導電層の他方表面上に設けられた第２導電型の第８１
、ｉ；／電層と、上記第８導電層の表面領域に設けられ
た第１導電型の第９導電層と、上記第２、第５導電層の
表面上を連続して覆うように設けられた第１の電極と、
上記第４、第６導電層それぞれと接続された第２の電極
と、上記第８、第９導電層の表面上を連続して覆うよう
に設けられた第３の電極と、上記第２導電層と第３導電
層の表面を接続する第１の配線と、上記第２導電層と第
７導電層の表面を接続する第２の配線とを具備したこと
を特徴としている。

（作用）ゲート電極としての第２の電極に負極性のトリガ信号が
印加されたときには、ＴＳ６導電層、第３導電層、第１
導電層及び第８導電層からなる補助サイリスタがターン
オンし、このときのオン電流が第１の配線を介して、第
５導電層、第２導電層、第１導電層及び第８導電層から
なる主サイリスタにゲート電流として供給される。

第２の電極に正極性のトリガ信号が印加されたときには
、第７導電層、第４導電層、第１導電層及び第８導電層
からなる補助サイリスタがターンオンし、このときのオ
ン電流が第２の配線を介して上記主サイリスタにゲート
電流として供給される。

上記両補助サイリスクの第４、第６導電層に接続された
第２の電極はそれぞれ第３、第７導電層上には連続的に
設けられていないため、両補助サイリスタの無効電流成
分が充分に小さくなり、高感度化される。このため、特
に■モード、■モードによる動作が高感度化される。

（実施例）以下、図面を参照してこの発明の詳細な説明する。第１
図はこの発明の制御整流半導体装置をトライアックに実
施した場合の素子構造を示す断面図であり、第２図はこ
のトライアックをゲート電極側からみたパターン平面図
である。

耐圧が６００ｖ程度の素子を構成する場合には、厚さ２
５０μｍ程度で比抵抗が４０Ω・ｃｍ程度の基板を用意
し、周知の酸化、不純物拡散、リソグラフィ技術を用い
て図示のような５層構造を得る。すなわち、Ｎ型基板１
０の一方表面上にはＰ型層１１．１２．１３が互いに分
離して形成されている。

ここで、これらＰ型層の表面不純物濃度は１〜２Ｘ１０
１７／Ｃｍ２にされており、拡散深さｘｊは４０〜５０
μｍにされている。上記Ｐ型層１１の表面領域にはショ
ーテッド構造のＮ型層１４が、Ｐ型層１２の表面領域に
はＮ型層１５が、Ｐ型層１３の表面領域にはＮ型層１６
がそれぞれ形成されている。ここで、これらＮ型層の表
面不純物濃度は１０２１／ｃｍ２程度にされており、拡
散深さｘｊは２０μｍ程度以下にされている。

上記Ｎ型層１４の表面上には電極Ｔ１が設けられている
。また、上記Ｎ型層１５の表面上及びＰ型層１３の表面
上にはゲート電極Ｇが設けられている。

さらに、Ｐ型層１２の表面とＰ型層１１の表面とは配線
１７で接続されており、Ｎ型層１６の表面とＰ型層１１
の表面とは配線１８で接続されている。

上記Ｎ型基板１０の他方表面上にはＰ型層１９が形成さ
れている。このＰ型層１９の表面不純物濃度は上記と同
様に１〜２×１０１７／ｃｍ２にされており、かつ拡散
深さｘｊは４０〜５０ｕｍにされている。また、このＰ
型層１９の表面領域にはＮ型層２０か形成されている。

このＮ型層２０の表面不純物濃度は上記と同様に１０２
１／Ｃｍ２程度にされており、拡散深さｘｊは２０μｍ
程度以下にされている。

ここで、Ｎ型層１４、Ｐ型層１１．　Ｎ型基板１０及び
Ｐ型層１９は一方向の主サイリスタを構成しており、Ｎ
型層２０、Ｐ型層１９、Ｎ型基板１０及びＰ型層１１は
他方向の主サイリスタを構成している。さらにＮ型層１
Ｇ、Ｐ型層１３、Ｎ型基板１０及びＰ型層１９は正極性
のゲート入力に対する補助サイリスクを構成し、Ｎ型層
１５、Ｐ型層１２、Ｎ型基板ＩＯ及びＰ型層１９は負極
性のゲート人力に対する補助サイリスクを構成している
。

次に、このような構成のトライアックの動作を説明する
。

まず、■モード（Ｔ２が正極性で、Ｇが正極性）の動作
は一般のサイリスク動作と同じであり、ケート電極Ｇに
正極性のトリガ信号が印加されることにより、Ｎ型層１
６からＰ型層１３にキャリアの注入か起こり、これによ
りＮ型層１Ｇ、Ｐ型層１３、Ｎ型基板１０及びＰ型層１
９からなる補助サイリスクがターンオンする。このとき
のオン電流が配線１８を介してＰ型層１１にゲート電流
として供給される。

ここで、上記補助サイリスクではゲート電極ＧがＰ型層
１３の表面のみに接続されており、ゲート電流の無効成
分が極めて少なくなる。この後は、Ｎ型層１４からＰ型
層１１に電子の注入が起こり、これによりＮ型層１４、
Ｐ型層１１、Ｎ型基板ＩＯ及びＰ型層１９からなる主サ
イリスタがターンオンする。

このようなゲートトリガ動作は増幅ゲート動作と称され
、例えば補助サイリスタは数μＡ程度のゲート電流でオ
ンし、このときのオン電流は最大で数百ｍＡ程度になる
ため、主サイリスタは充分にオン状態にさせることがで
きる。このように■モードによる動作時のゲート感度は
極めて高くすることができる。

■モード（Ｔ２が正極性で、Ｇが負極性）の動作も一般
のサイリスタ動作と同じであり、ゲート電極Ｇに負極性
のトリガ信号が印加されることにより、Ｎ型層１５から
Ｐ型層１２に電子の注入が起こり、これによりＮ型層Ｉ
５、Ｐ型層１２、Ｎ型基板１０及びＰ型層１９からなる
補助サイリスクがターンオンする。このときのオン電流
は、まず、ゲート回路に流れ込み、ゲート抵抗によって
制限を受けてゲート電位がＴ１に対して正電位となった
後、配線１７を介してＰ型層１１にゲート電流として供
給される。ここで、この補助サイリスタではゲート電極
ＧがＮ型層１５の表面のみに接続されており、ゲート電
流の無効成分が極めて少なくなる。この後は、上記の場
合と同様にＮ型層１４からＰ型層１１に電子の注入が起
こり、これによりＮ型層１４、Ｐ型層１１、Ｎ型基板Ｉ
Ｏ及びＰ型層１９からなる主サイリスクがターンオンす
る。

このようなゲートトリガ動作は接合ゲート動作と称され
、例えば補助サイリスタは数μＡ程度のゲート電流でオ
ンし、オン電流は最大で数百ｍＡ程度になるため、主サ
イリスタは充分にオン状態にさせることができる。この
ように■モードによる動作時のゲート感度も極めて高く
することができる。

また■モード（Ｔ２が負極性で、Ｇが負極性）の場合に
は、ゲート電極Ｇに負極性のトリガ信号が印加されるこ
とにより、Ｎ型層１５、Ｐ型層１２及びＮ型基板１０か
らなるＮＰＮ　トランジスタがリモート・ゲート動作を
する。この動作は、まずＮ型層１５からＰ型層１２に注
入された電子がＮ型基板１０に達して、Ｐ型層１２とＮ
型基板１０との接合を強く章バイアスすることによりＰ
型層１２から正孔がＮ型基板１０に注入される。この正
孔がＰ型層１９に達して横方向に流れる時、電圧降下が
生じ、Ｎ型層２０からの電子の注入が始まる。これによ
りＰ型層１１、Ｎ型基板１０、Ｐ型層１９及びＮ型層２
０からなる主サイリスタがターンオンする。このような
ゲートトリガ動作はリモートゲート動作と称される。

さらに、■モード（Ｔ２が負極性で、Ｇが正極性）の場
合には、ゲート電極Ｇに正極性のトリガ信号が印加され
ることにより、Ｎ型層１Ｂ、Ｐ型層１３及びＮ型基板１
０からなるＮＰＮ　）ランリスタがリモート・ゲート動
作をし、■モードと同様にＰ型層１１ＳＮＪ４２ｕ板１
０、Ｐ型層１９及びＮ型層２ｏからなる主サイリスタが
ターンオンする。

この■モード及び■モード時には、■モード、■モード
時のような大きなゲート電流は主サイリスクに供給され
ないので、■モード及び■モード時よりはゲート感度が
低下する。ところが、補助サイリスタではゲート電流の
無効成分が極めて少なくないので、■モード及び■モー
ド時のゲート感度は従来よりは向上させることができる
。

このため、上記実施例のトライアックではＩ〜■モード
のゲート感度を数μＡにすることができる。一般にＩＣ
の出力電流は最大５ｍＡ程度であるため、上記実施例の
トライアックはＩＣの出力電流で充分に駆動することが
できる。

さらにトライアックには転流時のｄｖ／ｄｔによりトリ
ガされる特有のモードがあり、この耐量は一般に転１ｙ
ｆＥ　ｄｖ／　ｄ　ｔと称されている。このモードは転
流時の残留キャリアの挙動に起因しているが、上記実施
例のトライアックは主サイリスクと補助サイリスタとに
分けられており、しかも主サイリスクと補助サイリスタ
とを離して配置したことによる相乗効果により、この転
流ｄｖ／ｄｔ耐量の向上も図ることができる。これに対
し、従来装置では１〜■モードのゲート感度が５ｍＡ程
度に設計できたとしても、■モードのゲート感度はこれ
らの４倍の２０ｍＡ程度となり、ＩＣの出力電流では直
接駆動することができない。

第３図はこの発明を他のトライアックに実施した場合の
素子構造を示す断面図である。この実施例のトライアッ
クでは、前記補助サイリスクのＰ型層１２を主サイリス
クのＰ型層１１と一体化するようにしたものである。こ
のような構成によれば、Ｐ型層１２とＰ型層１１とを互
いに分離する必要がなくなるため、素子面積の縮小化を
図ることができる。

ここで、上記各実施例のトライアックではｄｖ／ｄｔ耐
量が高感度な補助サイリスクによって決定される。この
ため、Ｎ型層１５とＰ型層１２もしくは１１との間及び
Ｎ型層１ＧとＰ型層１３との間にそれぞれ第３図に示す
ように抵抗ｒ１、ｒ２を挿入すると、ゲート感度は多少
低下するがｄｖ／　ｄｔ耐量の向上を図ることができる
。そして、この抵抗ｒ１、ｒ２の抵抗値は、ＰＮ接合電
圧を０．６Ｖ、主サイリスタのゲート入力電流を５ｍＡ
に設定したとき、０．６Ｖ１５ｍＡ、すなわち１０００
程度に調整される。

ところで、上記第１図のような構成のトライアックを■
モードで動作させる場合の詳細な動作は次の通りである
。ゲート電極Ｇに負極性のトリガ信号が印加されると、
補助サイリスタのＮ型層１５とＰ型層１２からなるＰＮ
接合が順バイアスされ、電極Ｔ１からＰ型層１１及び配
線１７を介してゲート電極Ｇに電流が流れる。そして、
Ｎ型層１５、Ｐ型層１２及びＮ型基板１０からなるＮＰ
Ｎトランジスタの電流増幅率αＮと、Ｐ型層１２、Ｎ型
基板１０及びＰ型層１９からなるＰＮＰトランジスタの
電流増幅率αＰとの和が、Ｎ型層１５、Ｐ型層１２、Ｎ
型基板１０及びＰ型層１９からなる補助サイリスタで１
を越えると、この補助サイリスクがターンオンし、ゲー
ト電極Ｇに接続されたゲート回路（図示せず）に電流が
流れる。この電流はゲート回路内に設けられた図示しな
いゲート抵抗により制限を受け、ゲート電位が電極Ｔ１
に対して正電位になると、今度はＰ型層１２中の過剰正
孔を排出する方向になる。すなわち、電極Ｔ１に向かっ
て電流が流れ始め、主サイリスタがターンオンを始める
。

この■モードの動作時における感度は前記第５図に示す
ような従来装置に比べれば向上している。

ところが、■モードの増幅ゲート動作時の場合と比べれ
ばまだ低い。

第４図はこの発明をさらに他のトライアックに実施した
場合の素子構造を示す断面図である。この実施例のトラ
イアックが前記第１図に示すものと異なっている箇所は
、補助サイリスタを構成するＰ型層１２の表面領域に、
前記Ｎ型層１５と分離してもう１つのＮ型層２１を形成
するようにしたものである。そして、前記配ｔ！１１１
７はこのＮ型層２１の表面及びＰ型層１２の表面並びに
Ｐ型層１１の表面を接続するように形成される。

このトライアックでは、上記Ｎ型層２Ｉを新たに１［／
成することにより、前記第１図のものに対して、Ｎ型層
２１、Ｐ型層１２、Ｎ型基板ｉｏ及びＰ型層１９からな
る接合サイリスタが付加されている。

このトライアックにおいて、電極Ｔ２が正極性で、ゲー
ト電極Ｇが負極性にされる■モード時には、まず、Ｎ型
層１５、Ｐ型層１２、Ｎ型基板１０及びＰ型層１９から
なる補助サイリスタがターンオンする。この後、前記の
ようにゲート電位が電極Ｔ１に対して正電位になると、
今度はＰ型層１２からＮ型層２１に電流が流れ、Ｎ型層
２１．　Ｐ型層１２、Ｎ型基板１０及びＰ型層１９から
なる上記接合サイリスクがオンを始める。そして、この
オン電流が配線１７を介してＰ型層１１にゲート電流と
して供給され、Ｎ型層１４、Ｐ型層１１、Ｎ型基板ＩＯ
及びＰ型層１９からなる主サイリスクがターンオンする
。この場合、Ｎ型層２１、Ｐ型層１２、Ｎ型基板１０及
びＰ型層１９からなる上記接合サイリスクは、Ｎ型層■
４、Ｐ型層１１、Ｎ型基板１０及びＰ型層１９からなる
主サイリスクに対して増幅ゲート機能を果たすことにな
り、このときの感度は第１図の場合よりも向上する。

上記■モード以外の動作は第１図のトライアックと同様
であるのでその説明は省略する。なお、この第４図のト
ライアックでも前記第３図の場合と同様に、Ｐ型層１２
をＰ型層１１と一体化して形成することもできる。

［発明の効果］以上説明したようにこの発明によれば、ｄｖ／　ｄｔ耐
量等の特性を損わずにゲート感度を高くすることができ
る双方向制御整流半導体装置が提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す断面図、
第２図は上記実施例装置のパターン平面図、第３図はこ
の発明の他の実施例装置の構成を示す断面図、第４図は
この発明のさらに他の実施例装置の構成を示す断面図、
第５図は従来装置の断面図である。ｌＯ・・・Ｎ型基板、１１．１２．１３．１９・・・Ｐ
型層、１４、１５．１６．２０．２１・・・Ｎ型層、１
７．１８・・・配線、ｒｌ、ｒ２・・・抵抗、Ｔｌ、Ｔ
２・・・電極、Ｇ・・・ゲート電極。出願人代理人　弁理士　鈴江武彦第１図第３図

Claims

【特許請求の範囲】

（１）第１導電型の第１導電層と、上記第１導電層の一方表面上に互いに分離して設けられ
た第２導電型の第２、第３及び第４導電層と、上記第２導電層の表面領域に設けられた第１導電型の第
５導電層と、上記第３導電層の表面領域に設けられた第１導電型の第
６導電層と、上記第４導電層の表面領域に設けられた第１導電型の第
７導電層と、上記第１導電層の他方表面上に設けられた第２導電型の
第８導電層と、上記第８導電層の表面領域に設けられた第１導電型の第
９導電層と、上記第２、第５導電層の表面上を連続して覆うように設
けられた第１の電極と、上記第４、第６導電層それぞれと接続された第２の電極
と、上記第８、第９導電層の表面上を連続して覆うように設
けられた第３の電極と、上記第２導電層と第３導電層の表面を接続する第１の配
線と、上記第２導電層と第７導電層の表面を接続する第２の配
線とを具備したことを特徴とする双方向制御整流半導体装置
。
（２）前記第２導電層と第３導電層とが一体化されてい
る特許請求の範囲第１項に記載の双方向制御整流半導体
装置。
（３）第１導電型の第１導電層と、上記第１導電層の一方表面上に互いに分離して設けられ
た第２導電型の第２、第３及び第４導電層と、上記第２導電層の表面領域に設けられた第１導電型の第
５導電層と、上記第３導電層の表面領域に設けられた第１導電型の第
６導電層と、上記第４導電層の表面領域に設けられた第１導電型の第
７導電層と、上記第１導電層の他方表面上に設けられた第２導電型の
第８導電層と、上記第８導電層の表面領域に設けられた第１導電型の第
９導電層と、上記第３導電層の表面領域に上記第６導電層とは分離し
て設けられた第１導電型の第１０導電層と、上記第２、第５導電層の表面上を連続して覆うように設
けられた第１の電極と、上記第４、第６導電層それぞれと接続された第２の電極
と、上記第８、第９導電層の表面上を連続して覆うように設
けられた第３の電極と、上記第２導電層、第３導電層及び上記第１０導電層それ
ぞれの表面を接続する第１の配線と、上記第２導電層と
第７導電層の表面を接続する第２の配線とを具備したことを特徴とする双方向制御整流半導体装置
。