JPH0646413B2 - デ−タ処理プロセッサ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理プロセッサ、特に画像処理プロセッ
サに関し、更に具体的にはデータフロー方式の画像処理
プロセッサに関する。

〔従来の技術〕

従来、リングバスによってリング状に接続された複数の
データフロープロセッサとメモリとから成るプロセッサ
モジュールが複数個接続されるシステムの場合に用いら
れる装置として、分散メモリ、共有メモリ、ホストプロ
セッサ等を使用するものがあり、この装置では、各プロ
セッサモジュール内に含まれる分散メモリと全てのプロ
セッサからアクセスが可能な共有メモリを設け、処理に
応じて分散メモリと共有メモリとの間でデータを移送
し、ホストプロセッサがタイミングをコントロールする
方法が行われてきた。

〔発明が解決しようとする問題点〕

ところで、データフロー処理装置では複数のプロセッサ
モジュールが、互いに他のプロセッサと並行して処理を
行うことにより高速実行が実現できるものの、プロセッ
サモジュールの数が増大すると共にメモリへのアクセス
回数を増え、メモリの分散化が要求される。このため必
然的に分散メモリの使用が必要となってくるが、分散メ
モリ同士が全く切り離されて構成されていると、処理に
よっては、分散メモリ間での大量データ移送とその制御
を行う必要があるので、処理時間が非常に長くなる。

従って、前述した従来のデータフロー処理装置において
は、分散メモリ、共有メモリ、プロセッサモジュール、
ホストプロセッサとの間でのデータ転送、制御信号の送
受に多大の時間を要していた。

本発明の目的は、複数のデータフロープロセッサにより
データ処理を行う場合において、処理の高速化が図れる
と共に、複雑な処理にも柔軟に対処し得る画像処理に特
に好適なデータ処理プロセッサを提供しようとするもの
である。

〔問題点を解決するための手段〕

本発明のデータ処理プロセッサは、 複数のデータフロープロセッサと、インタフェース回路
をリング状の第１の単方向パイプラインバスで接続して
成るプロセッサモジュールを複数有し、各プロセッサモ
ジュール間が各々のインタフェース回路を介してリング
状の第２の単方向パイプラインバスで接続された複数の
プロセッサモジュールと、 前記インタフェース回路にパラレルポートのバスで接続
された２ポートの複数のローカルメモリと、 これらローカルメモリとシリアルポートのバスで接続さ
れた２ポートのメインメモリと、 前記各プロセッサモジュールのインタフェース回路およ
びメインメモリのパラレルポートと双方向システムバス
で接続されたホストプロセッサとを備えることを特徴と
している。

〔作用〕

本発明は、複数のデータフロープロセッサおよびインタ
フェース回路が単方向のパイプラインバスで接続される
第１のリングを１単位のプロセッサモジュールとし、複
数個のプロセッサモジュールがインタフェース回路を介
して単方向のパイプラインバスで接続される第２のリン
グと、各インタフェース回路、１つの２ポート・メイン
メモリおよび１つのホストプロセッサが接続される双方
向システムバスと、インタフェース回路とパラレル入出
力ポートで接続され、メインメモリとシリアル入出力ポ
ートで接続され、プロセッサモジュール毎に備えられて
いる２ポートのローカルメモリとを含んで成る。ローカ
ルメモリおよびメインメモリには、シリアルポート、パ
ラレルポートの２ポート独立入出力可能なメモリを用い
ており、それらの間で高速にブロック転送を行い、複数
のデータフロープロセッサからのアクセスは並行して処
理でき、データフロープロセッサから入力したデータの
値に応じてローカルメモリへの１ワード単位の書き込み
読み出しあるいはローカルメモリとメインメモリとの１
ブロックすなわち複数ワード単位の高速データ移送、プ
ロセッサモジュール間のデータ転送、ホストプロセッサ
とプロセッサモジュール間のデータ転送ができ、複数の
データフロープロセッサにより効率よくデータ処理を行
える。処理の同期、制御、順序づけのためのデータはリ
ングバスを介して行われ、ホストプロセッサの介在なし
に実行でき、ブロック転送、プログラム切換等による処
理のオーバーヘッドも極力少なくすることができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示す図であり、ま
た、第２図は第１図におけるプロセッサモジュール（プ
ロセッサリング）の内部構成を示すブロック図である。

第１図において、本発明の一実施例は、単方向のリング
状パイプラインバス106 〜109 によって接続された複数
のプロセッサモジュール11〜14と、各々のプロセッサモ
ジュール11〜14に１ワード単位でパラレルに入出力する
バス102 〜105 を介し接続されるローカルメモリ15〜18
と、全てのローカルメモリ15〜18にシリアルポートを介
し共通バス101 で接続されるメインメモリ19と、各々の
プロセッサモジュール11〜14およびメインメモリ19のパ
ラレルポートと双方向システムバス110 により接続され
るホストプロセッサ10とから構成されている。本実施例
ではプロセッサモジュールは４つであるが、５つ以上で
も同様である。

このプロセッサモジュール、例えばプロセッサモジュー
ル11は、第２図に示すように、複数のデータフロープロ
セッサ21〜28と１つのインタフェース回路31を単方向パ
イプラインバス201 〜209 でリング状に結合した構成と
されており、他のプロセッサモジュール12〜14の構成も
同様である。

更に第２図に示す内部構成について説明すると、第２図
において、データフロープロセッサ21〜28は、例えば日
本電気（株）製μＰＤ7281である。インタフェース回路
31はリングバス109, 106、双方向システムバス110 、ロ
ーカルメモリバス102 、リングバス205, 206と接続さ
れ、データ転送方向の切換や制御等を行う回路であり、
非同期ハンドシェーク方式を用いている。ホストプロセ
ッサ10の双方向システムバス110 からみると、インタフ
ェース回路31は１つのＩ／Ｏポートとして動作し、ホス
トプロセッサ10のメモリアドレス空間の一部にマッピン
グされている。なお、ホストプロセッサ10は、例えば市
販のパソコンであり、双方向システムバス110 は通常の
共有バスである。リングバス109, 106は隣接するプロセ
ッサモジュール間を接続する単方向パイプラインバスで
あり、主にプログラム実行制御用データ転送に用いられ
る。単方向パイプラインバス201 〜209 はデータフロー
プロセッサ21〜28を接続するもので、その上を流れるデ
ータ値のフォーマットは行き先プロセット番号フィール
ド、実行プログラム識別フィールド、制御ビットフィー
ルド、データ値フィールドから成っている。

上述のように、各プロセッサモジュール11〜14のホスト
プロセッサ10への接続については、各々のインタフェー
ス回路31がホストプロセッサ10に接続されることによっ
てなされており、一方、各々のインタフェース回路31に
よって第１図のごとく各々のプロセッサモジュール11〜
14間が単方向パイプラインバス106 〜109 でリング状に
接続されている。

また、第１図のメインメモリ19はイメージメモリであ
る。更に、本実施例では、ローカルメモリ15〜18および
メインメモリ19はパラレルポートとシリアルポートとの
２つのポートを持つデュアルポートメモリであり、例え
ば、米国のテキサスインスツルメント社製ダイナミック
ＲＡＭ（ＴＭＳ4461）を用いる。このＲＭＡは２つのポ
ートが独立に動作し、データ入出力ピンが２組別々にあ
る。シリアルポート側に 256ビットのレジスタが内蔵さ
れており、アドレスピンは共通であるので、この 256ビ
ットレジスタに対するメモリセルからの入出力中はパラ
レルポートへのアクセスは禁止されるが、 256ビットを
１サイクルで読み書きでき、その他のサイクルはパラレ
ルポートの入出力に使用できる。 256ビットレジスタと
メモリの外部との入出力はシフトロックのみで行え、ア
ドレスの切り替えやメモリセルへのアクセスを要しない
ため高速であり、 256ビットを単位とした高速ブロック
転送に好適である。

この特徴を生かし、本実施例のような構成にすると、メ
モリアクセスが高速に行える。

上述のように、本実施例に係る画像処理プロセッサは、
複数のデータフロープロセッサ21〜28と１つのインタフ
ェース回路31を第１のリング状のパイプラインバス201
〜209 で結合したプロセッサモジュールを１単位とした
複数個のプロセッサモジュール11〜14と、各々のインタ
フェース回路31のパラレルポートのバス102 〜105 で接
続された２ポートのローカルメモリ15〜18と、複数個の
ローカルメモリ15〜18とシリアルポートのバス101 で接
続された２ポートのメインメモリ19と、インタフェース
回路31およびメインメモリ19のパラレルポートと双方向
システムバス110 で接続されたホストプロセッサ10と、
インタフェース回路31を介し複数個のプロセッサモジュ
ール11〜14間を接続する単方向パイプラインバス106 〜
109 とを備えている。

次に、本実施例による処理について説明する。

既述したように、メインメモリ19は共通バス101 を介
し、各々のローカルメモリ15〜18と接続されており、ま
た、メインメモリ19はホストプロセッサ10とは双方向シ
ステムバス110 を介して接続されている。

処理の手順としては、まず、このホストプロセッサ10か
ら、プログラムやデータ値がメインメモリ19に対し、双
方向システムバス110 を介し、ＤＭＡ転送もしくはプロ
グラム入出力により書き込まれる。このとき、メインメ
モリ19のパラレルポート側を用いる。次に、プロセッサ
モジュール11〜14の中のどれか１つをコントロール用の
モジュールとし、それに対してホストプロセッサ10から
ブロック転送の指示を与える。このブロック転送により
メインメモリ19から上述のコントロール用プロセッサモ
ジュールに対応するローカルメモリに対し、プログラム
が転送される。

プログラムの転送が終了すると、処理の実行が起動さ
れ、コントロール用プロセッサモジュールは、他のプロ
セッサモジュールに対し、リングバス106 〜109 を介し
てブロック転送の指示を与える。各々のプロセッサモジ
ュールは、対応するローカルメモリに対しメインメモリ
19よりプログラムをブロック転送し、この転送が終了す
ると、それぞれの処理を開始する。

なお、リングバス106 〜109 上を流れる信号のフォーマ
ットは、行き先リング番号フィールド、行き先プロセッ
サ番号フィールド、実行プログラム識別番号フィール
ド、制御ビットフィールド、データ値フィールドに分か
れている。各プロセッサモジュール11〜14には、処理の
開始に先立って予め固有の相違なるリング番号がホスト
プロセッサ10から設定され、リングバス106 〜109 上を
流れる信号の行き先リング番号フィールドの値とこの固
有リング番号とが各プロセッサモジュール内部で比較さ
れ、一致した場合のみ、その信号はリング番号フィール
ドを取り外され、プロセッサモジュール内部に取り込ま
れ、一致しなかった場合にはそのプロセッサモジュール
をそのまま通過し、次のプロセッサモジュールに送られ
るしくみになっている。

上述のように、各ローカルメモリへのプログラムの転送
が終了するとそれぞれの処理が開始されるが、処理に必
要なデータ値は、メインメモリ（イメージメモリ）19の
データ値領域から順次各ローカルメモリに読み込まれ、
プロセッサモジュールで処理された後、処理結果はまと
めてメインメモリ（イメージメモリ）19にブロック転送
により書き戻される。ある１つのプロセッサモジュール
処理が終了すると、そのプロセッサモジュールは処理終
了の信号を、コントロール用プロセッサモジュールに対
し、リングバス106 〜109 を介して送り返す。コントロ
ール用プロセッサモジュールは、次の処理開始の指示を
リングバス106 〜109 を介して再度与える。

既述したように、プロセッサモジュール中の単方向パイ
プラインバス201 〜209 上を流れるデータ値のフォーマ
ットは、行き先プロセッサ番号フィールド、実行プログ
ラム識別フィールド、制御ビットフィールド、データ値
フィールドから成っており、各データフロープロセッサ
21〜28にはシステムリセット時に各々固有のプロセッサ
番号が予め与えられ、リングバス201 〜209 上を流れる
データの持つ行き先プロセッサ番号フィールドとその都
度比較され、一致した場合のみプロセッサ内部に取り込
まれ、一致しない場合には通過する。プロセッサ内部に
取り込まれたデータは行き先プロセッサ番号フィールド
が取り外され、実行プログラム番号フィールドの値に対
応する命令が実行される。データフロープロセッサ21〜
28内部では、処理実行に先立って予め設定されたプログ
ラムすなわち複数の命令群が用意され、プロセッサ21〜
28内部に取り込まれたデータはそのプログラム番号フィ
ールドの値に対応する命令を実行するたびに、プログラ
ム番号フィールドが更新され、命令実行を繰り返した
後、プロセッサ21〜28外部に出ていくときには再び行き
先プロセッサ番号が付与される。各プロセッサモジュー
ルに対応する各ローカルメモリ、例えばローカルメモリ
15についていえば、これはインタフェース回路31を介し
てプロセッサモジュール11の各データフロープロセッサ
21〜28からアクセスされる。ローカルメモリ15は２ポー
トあるが、パラレルポート側がインタフェース回路31と
接続されている。第１図におけるメインメモリ19と各ロ
ーカルメモリ15〜18との間で行われるブロック転送の初
めと終りの２メモリサイクル以外はいつでもこのパラレ
ルポート側からアクセスすることができる。

プロセッサモジュールにおける処理は上記のようにして
行われ、前述のごとく、ある１つのプロセッサモジュー
ルの処理が終了すれば、コントロール用プロセッサモジ
ュールは次の処理開始の指示を再度与える。

このような手順を繰り返すことで、一連の処理が複数の
プロセッサモジュール11〜14により同時並行的に行われ
る。各々のプロセッサモジュール11〜14は、それぞれ対
応するローカルメモリ15〜18を独立的に使用でき、並列
処理ができるとともに、メインメモリ19とのデータ転送
により、他のプロセッサモジュールの処理結果に対し、
更に処理することもできる。ローカルメモリ15〜18は分
散メモリとして、メインメモリ19は共有メモリとして用
いられる。ローカルメモリ15〜18は２ポートメモリであ
るから、メインメモリ19との間でバス101 を介してブロ
ック転送を行っいる最中でもプロセッサモジュール11〜
14からバス102 〜105 を介してデータ入出力ができるの
で、効率よく処理が行われる。一連の処理をしている
間、個々の処理の実行タイミングの同期はリングバス10
6 〜109 を介して直接的に高速にとられ、ホストプロセ
ッサ10はその間ほとんど介在する必要がないので、高速
処理が可能である。ホストプロセッサ10は処理の開始時
にデータ値やプログラムをメインメモリ19にロードし、
処理の終了時に処理結果をメインメモリ19から引き取る
だけで済む。

このようにして処理プログラムの持つ並列性を最大限に
引き出して効率よくデータ駆動方式の処理が実現でき、
高速処理が可能となる。

〔発明の効果〕

以上説明したように本発明は、ローカルメモリおよびメ
インメモリにシリアルポート，パラレルポートの２ポー
ト独立入出力可能なメモリを用い、それらの間で高速に
ブロック転送を行い、複数のデータフロープロセッサか
らのアクセスは並行して処理ができる。処理の同期，制
御，順序づけのためのデータはリングバスを介して行わ
れ、ホストプロセッサの介在なしに実行できる等の特徴
を有し、ブロック転送，プログラム切換等による処理の
オーバーヘッドを極力少なくすることができ、処理の高
速化を実現できると同時に複雑な処理にも柔軟に対応で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、 第２図は第１図のプロセッサモジュールの内部構成を示
す図である 10……ホストプロセッサ 11〜14……プロセッサモジュール（プロセッサリング） 15〜18……ローカルメモリ 19……メインメモリ 21〜28……データフロープロセッサ 31……インタフェース回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のデータフロープロセッサと、インタ
   フェース回路をリング状の第１の単方向パイプラインバ
   スで接続して成るプロセッサモジュールを複数有し、各
   プロセッサモジュール間が各々のインタフェース回路を
   介してリング状の第２の単方向パイプラインバスで接続
   された複数のプロセッサモジュールと、 前記インタフェース回路にパラレルポートのバスで接続
   された２ポートの複数のローカルメモリと、 これらローカルメモリとシリアルポートのバスで接続さ
   れた２ポートのメインメモリと、 前記各プロセッサモジュールのインタフェース回路およ
   びメインメモリのパラレルポートと双方向システムバス
   で接続されたホストプロセッサとを備えることを特徴と
   するデータ処理プロセッサ。
2. 【請求項２】特許請求の範囲第１項に記載のデータ処理
   プロセッサにおいて、 前記メインメモリがイメージメモリであって、データ処
   理が画像処理であることを特徴とするデータ処理プロセ
   ッサ。