JPH0638249B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0638249B2 JPH0638249B2 JP2313960A JP31396090A JPH0638249B2 JP H0638249 B2 JPH0638249 B2 JP H0638249B2 JP 2313960 A JP2313960 A JP 2313960A JP 31396090 A JP31396090 A JP 31396090A JP H0638249 B2 JPH0638249 B2 JP H0638249B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bus
- memory cell
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 本発明は、マイクロコンピュータに関し、詳しくはデー
タラッチ回路が内蔵されたメモリを含むマイクロコンピ
ュータに関する。
タラッチ回路が内蔵されたメモリを含むマイクロコンピ
ュータに関する。
マイクロ・コンピュータ・ミニ・コンピュータ等では、
第1図に示すように、単一バスにCPU(中央制御装
置)2,主にメモリ3と同列で1個以上の入出力デバイ
ス5が接続される。通常のプログラム・モード(PM)
において、入出力デバイス5から主メモリ3に対してデ
ータのリード・ライトを行う場合には、PMの経路で示
すように、先ず上記入出力デバイスからのデータがCP
Uに一旦取り組まれ、次いで上記CPU2における上記
データが主メモリ3に書き込まれる。逆に上記主メモリ
3のデータは、上記CPU2に一旦取り込まれ、次いで
上記入出力デバイス5に供給される。そのため、データ
のリード・ライトに時間がかかる。
第1図に示すように、単一バスにCPU(中央制御装
置)2,主にメモリ3と同列で1個以上の入出力デバイ
ス5が接続される。通常のプログラム・モード(PM)
において、入出力デバイス5から主メモリ3に対してデ
ータのリード・ライトを行う場合には、PMの経路で示
すように、先ず上記入出力デバイスからのデータがCP
Uに一旦取り組まれ、次いで上記CPU2における上記
データが主メモリ3に書き込まれる。逆に上記主メモリ
3のデータは、上記CPU2に一旦取り込まれ、次いで
上記入出力デバイス5に供給される。そのため、データ
のリード・ライトに時間がかかる。
これに対して、直接メモリ・アクセス・モード(DMA
M)では、データ転送要求を受けた直接メモリ・アクセ
ス・コントローラ(以下DMAC)4によって入出力デ
バイス5と主メモリ3の各アドレスが指示され、入出力
デバイス5と主メモリ3の間で、DMAの経路で示すよ
うに、CPU2を介すことなく、リード・ライトされる
データを直接転送することができるので、高速処理が可
能である。
M)では、データ転送要求を受けた直接メモリ・アクセ
ス・コントローラ(以下DMAC)4によって入出力デ
バイス5と主メモリ3の各アドレスが指示され、入出力
デバイス5と主メモリ3の間で、DMAの経路で示すよ
うに、CPU2を介すことなく、リード・ライトされる
データを直接転送することができるので、高速処理が可
能である。
ところで、メモリ3に対しデータのリード・ライトを行
う場合、メモリ3内の任意の番地から他の任意の番地に
データを転送したいことがあるが、従来の方法では、先
ずメモリ3からのデータを外部に読み出し、再び任意の
番地に書き込むため外付け回路(ラッチ回路)、または
DMAC4における内部レジスタを一時データ保持回路
として用いている。したがって、外付け回路が余分に必
要となるか、あるいはDMACの内部レジスタを利用し
なければならず、しかもメモリ・チップ内を移動させる
だけにしては、あまりにもデータ転送時間がかかりすぎ
る。
う場合、メモリ3内の任意の番地から他の任意の番地に
データを転送したいことがあるが、従来の方法では、先
ずメモリ3からのデータを外部に読み出し、再び任意の
番地に書き込むため外付け回路(ラッチ回路)、または
DMAC4における内部レジスタを一時データ保持回路
として用いている。したがって、外付け回路が余分に必
要となるか、あるいはDMACの内部レジスタを利用し
なければならず、しかもメモリ・チップ内を移動させる
だけにしては、あまりにもデータ転送時間がかかりすぎ
る。
本発明の目的は、このような従来の欠点を除去するた
め、メモリ・チップ内の任意の番地から他の任意の番地
にデータを転送する場合、データを外部に取り出すこと
なく、データ転送時間を短縮でき、かつ外付け回路を減
少してシステム構成を簡単にできるマイクロコンピュー
タを提供することに有る。
め、メモリ・チップ内の任意の番地から他の任意の番地
にデータを転送する場合、データを外部に取り出すこと
なく、データ転送時間を短縮でき、かつ外付け回路を減
少してシステム構成を簡単にできるマイクロコンピュー
タを提供することに有る。
本発明のマイクロコンピュータにおけるメモリ・チツプ
においては、メモリ間転送指令、アドレス及びリード・
ライト信号の入力により、メモリ・セルから読み出され
たデータをラツチするためのデータ保持回路、および該
データ保持回路とメモリ・セルとを結合するための内部
ポートが設けられる。
においては、メモリ間転送指令、アドレス及びリード・
ライト信号の入力により、メモリ・セルから読み出され
たデータをラツチするためのデータ保持回路、および該
データ保持回路とメモリ・セルとを結合するための内部
ポートが設けられる。
以下、本発明の実施例を第7図ないし第9図に基いて説
明するが、その前に第2図ないし第6図の参考例につい
て説明する。
明するが、その前に第2図ないし第6図の参考例につい
て説明する。
第2図は参考例の原理を示す図であり、第3図は、参考
例のメモリ・チップの構成図である。
例のメモリ・チップの構成図である。
参考例においては、第2図に示すように、メモリ・チッ
プ13内にメモリのビット長(語長)と同じビット長の
データ保持回路(ラッチ回路)7が設けられる。メモリ
チップ13には外部DMACからアドレス信号ADD,
リード・ライト信号R/W,データ・ストローブ信号S
TBチップ選択信号▲▼とともに、新しくMMT
(Memory to Memory Transfer)信号が入力される。デ
ータ保持回路7のデータ入出力は、上記信号により制御
される。その結果メモリ内のデータ転送が可能となる。
プ13内にメモリのビット長(語長)と同じビット長の
データ保持回路(ラッチ回路)7が設けられる。メモリ
チップ13には外部DMACからアドレス信号ADD,
リード・ライト信号R/W,データ・ストローブ信号S
TBチップ選択信号▲▼とともに、新しくMMT
(Memory to Memory Transfer)信号が入力される。デ
ータ保持回路7のデータ入出力は、上記信号により制御
される。その結果メモリ内のデータ転送が可能となる。
第3図は、上記第2図のメモリチップ13における詳細
なブロックを示している。
なブロックを示している。
同図において6はメモリセルアレイ、7はラッチ回路、
8及び8′は内部ポート、9及び10は双方向ゲート回
路である。
8及び8′は内部ポート、9及び10は双方向ゲート回
路である。
メモリチップ13は、図示しないが、アドレス信号AD
Dを受けるアドレスデコーダ、及び上記信号R/W,S
TB,MMTを受ける制御回路を含んでいる。
Dを受けるアドレスデコーダ、及び上記信号R/W,S
TB,MMTを受ける制御回路を含んでいる。
上記アドレスデコーダは入力アドレス信号ADDに応じ
て上記メモリセルアレイ6におけるメモリセル(図示し
ない)を選択するための信号を形成する。
て上記メモリセルアレイ6におけるメモリセル(図示し
ない)を選択するための信号を形成する。
メモリセルアレイ6における選択されたメモリセルは、
上記内部ボートに結合される。
上記内部ボートに結合される。
上記制御回路は、上記双方向ゲート回路9,10を制御
するための信号を形成する。
するための信号を形成する。
特に制限されないが、読み出し(リード)及び書き込み
(ライト)は、リード・ライト信号R/Wによって指示
される。例えばリードは、上記信号R/Wのハイレベル
によって指示され、ライトは上記信号R/Wのロウレベ
ルによって指示される。
(ライト)は、リード・ライト信号R/Wによって指示
される。例えばリードは、上記信号R/Wのハイレベル
によって指示され、ライトは上記信号R/Wのロウレベ
ルによって指示される。
メモリセル間のデータ転送は、上記制御信号MMTのハ
イレベルによって指示される。
イレベルによって指示される。
双方向ゲート回路9は、図示しないが例えば外部データ
バス1におけるデータを内部ボート8に転送させるため
の第1のゲート回路と、上記内部ボート8におけるデー
タを外部データバス1に転送させるための第2のゲート
回路とを含んでいる。上記第1のゲート回路は、信号▲
▼,MMT及びR/Wがロウレベルであるときのみ
開かれる。上記第2のゲート回路は、信号▲▼及び
MMTがロウレベルでR/Wがハイレベルであるときの
み開かれる。
バス1におけるデータを内部ボート8に転送させるため
の第1のゲート回路と、上記内部ボート8におけるデー
タを外部データバス1に転送させるための第2のゲート
回路とを含んでいる。上記第1のゲート回路は、信号▲
▼,MMT及びR/Wがロウレベルであるときのみ
開かれる。上記第2のゲート回路は、信号▲▼及び
MMTがロウレベルでR/Wがハイレベルであるときの
み開かれる。
双方向ゲート回路10は、図示しないが同様に内部ボー
ト8におけるデータを内部ボート8′に転送させるため
の第3のゲート回路は、信号MMT,R/W及びSTB
がハイレベルであるとき開かれ、上記第4のゲート回路
は、信号MMT及びSTBがハイレベルであり、R/W
がロウレベルであるとき開かれる。
ト8におけるデータを内部ボート8′に転送させるため
の第3のゲート回路は、信号MMT,R/W及びSTB
がハイレベルであるとき開かれ、上記第4のゲート回路
は、信号MMT及びSTBがハイレベルであり、R/W
がロウレベルであるとき開かれる。
外部データバス1を介する通常のデータのリードライト
においては、DMAC4(第1図参照)から出力される
メモリセル間転送制御信号MMTがロウレベルにされ
る。リードサイクルにおいては、リード・ライト信号R
/Wがハイレベルにされる。その結果、アドレス信号A
DD′によって選択されたメモリセルから出力されたデ
ータは内部ボート8及びゲート回路9を介して外部デー
タバス1に出力される。ライトサイクルにおいては、リ
ード・ライト信号R/Wがロウレベルにされる。その結
果、外部データバス1におけるデータがゲート回路9及
び内部ボート8を介してメモリセルアレイ6内の選択さ
れたメモリセルに供給される。
においては、DMAC4(第1図参照)から出力される
メモリセル間転送制御信号MMTがロウレベルにされ
る。リードサイクルにおいては、リード・ライト信号R
/Wがハイレベルにされる。その結果、アドレス信号A
DD′によって選択されたメモリセルから出力されたデ
ータは内部ボート8及びゲート回路9を介して外部デー
タバス1に出力される。ライトサイクルにおいては、リ
ード・ライト信号R/Wがロウレベルにされる。その結
果、外部データバス1におけるデータがゲート回路9及
び内部ボート8を介してメモリセルアレイ6内の選択さ
れたメモリセルに供給される。
メモリセル間データ転送においては、第1図に示すDM
AC4からのプログラム命令により、第1のメモリセル
アドレスADD′がセットされ、制御信号R/W及びM
MTがハイレベルにされ、次いでデータ・ストローブ信
号STBがハイレベルにされる。その結果、メモリセル
から読み出されたデータは、内部ボート8及びゲート回
路10を介してラッチ回路7にセットされる。次に、新
らたに選択すべきメモリセルに対応したアドレス信号A
DD′とがセットされ、リードライト信号R/Wがロウ
レベルにされる。データ・ストローブ信号STBがハイ
レベルにされると、ゲート回路10における第4ゲート
回路が開かれる。その結果メモリ・セル6内の指定され
た番地にラッチ回路7から内部ボート8′,ゲート回路
10及び内部ボート8を介してデータが転送される。な
お、MMT信号は、データのリード時からライト時まで
連続して入力される。
AC4からのプログラム命令により、第1のメモリセル
アドレスADD′がセットされ、制御信号R/W及びM
MTがハイレベルにされ、次いでデータ・ストローブ信
号STBがハイレベルにされる。その結果、メモリセル
から読み出されたデータは、内部ボート8及びゲート回
路10を介してラッチ回路7にセットされる。次に、新
らたに選択すべきメモリセルに対応したアドレス信号A
DD′とがセットされ、リードライト信号R/Wがロウ
レベルにされる。データ・ストローブ信号STBがハイ
レベルにされると、ゲート回路10における第4ゲート
回路が開かれる。その結果メモリ・セル6内の指定され
た番地にラッチ回路7から内部ボート8′,ゲート回路
10及び内部ボート8を介してデータが転送される。な
お、MMT信号は、データのリード時からライト時まで
連続して入力される。
また、この場合、DMAC4は、CPU2からのモード
指定指令により、ハードウェア動作モードあるいはプロ
グラム動作モードのいずれにも設定されるようになって
いる。
指定指令により、ハードウェア動作モードあるいはプロ
グラム動作モードのいずれにも設定されるようになって
いる。
第4図は、第3図のメモリ・チップの変形例を示してい
る。第5図は上記第4図に示すゲート回路の構成図であ
り、第6図は第4図の回路における信号のタイム・チャ
ートである。
る。第5図は上記第4図に示すゲート回路の構成図であ
り、第6図は第4図の回路における信号のタイム・チャ
ートである。
上記第4図においては、内部ボート8とメモリセルアレ
イ6との間に、ゲート回路9と同様な構成のゲート回路
11が設けられている。
イ6との間に、ゲート回路9と同様な構成のゲート回路
11が設けられている。
上記メモリチップにおいて、メモリセル間データ転送動
作は次のようになる。なお、以下において、データは1
ワード分同時に行なわれるものとする。
作は次のようになる。なお、以下において、データは1
ワード分同時に行なわれるものとする。
先ず、リードサイクルでは、第6図(a)に示すような転
送元のメモリセル群を示すアドレスADDと、第6図
(c)に示すようなアドレス・ストローブADSTBとが
デコーダ12に入力される。メモリ・セルアレイ6の上
記デコーダ12によって指示された番地がアクセスさ
れ、1ワード・データが読み出される。同時に、第6図
(b)(d)(i)にそれぞれ示すリードライト信号R/W,デ
ータ・ストローブSTB,MMT信号がゲート回路9,
10,11に入力されることにより、読み出されたデー
タは、第6図(e)(g)に示すように、内部ボート8を介し
てラッチ回路7にラッチされる。
送元のメモリセル群を示すアドレスADDと、第6図
(c)に示すようなアドレス・ストローブADSTBとが
デコーダ12に入力される。メモリ・セルアレイ6の上
記デコーダ12によって指示された番地がアクセスさ
れ、1ワード・データが読み出される。同時に、第6図
(b)(d)(i)にそれぞれ示すリードライト信号R/W,デ
ータ・ストローブSTB,MMT信号がゲート回路9,
10,11に入力されることにより、読み出されたデー
タは、第6図(e)(g)に示すように、内部ボート8を介し
てラッチ回路7にラッチされる。
次に、ライト・サイクルでは、第6図(a)(c)に示すよう
に更新されたアドレスADDとアドレスストローブAD
STBがデコーダ12に入力され、同時に、ゲート回路
10,11に第6図(b)(d)(i)に示すライト信号W,デ
ータ・ストローブSTB,MMT信号が入力される。そ
の結果、第6図(h)(e)に示すようにライト・データがラ
ッチ回路7から内部ボート8を介してメモリ・セル6の
指定された番地に転送され、書き込まれる。
に更新されたアドレスADDとアドレスストローブAD
STBがデコーダ12に入力され、同時に、ゲート回路
10,11に第6図(b)(d)(i)に示すライト信号W,デ
ータ・ストローブSTB,MMT信号が入力される。そ
の結果、第6図(h)(e)に示すようにライト・データがラ
ッチ回路7から内部ボート8を介してメモリ・セル6の
指定された番地に転送され、書き込まれる。
なお、上記ゲート回路9は、第5図に示すようなドライ
バで構成される。リードライト信号R/Wのロウレベル
とMMT信号のロウレベルとによって、外部方向の上記
ドライバ15のみが開くようにされる。そのため、読み
出しデータは上記ドライバ15を介して外部バスに送出
される。一方、リードライト信号R/Wのハイレベルと
MMT信号のロウレベルによって、内部方向のドライバ
14のみが開くようにされる。書き込みデータは上記ド
ライバ14を介して内部に送り込まれる。
バで構成される。リードライト信号R/Wのロウレベル
とMMT信号のロウレベルとによって、外部方向の上記
ドライバ15のみが開くようにされる。そのため、読み
出しデータは上記ドライバ15を介して外部バスに送出
される。一方、リードライト信号R/Wのハイレベルと
MMT信号のロウレベルによって、内部方向のドライバ
14のみが開くようにされる。書き込みデータは上記ド
ライバ14を介して内部に送り込まれる。
なお、かかる参考例のメモリ・チップには、MMT信号
用の外部入出力端子ピンが余分に必要であるが、ピンを
新たに付加しなくても、先頭アドレス等の端子ピンを兼
用して、マルチプレクサで切り換えて使用すればよい。
用の外部入出力端子ピンが余分に必要であるが、ピンを
新たに付加しなくても、先頭アドレス等の端子ピンを兼
用して、マルチプレクサで切り換えて使用すればよい。
第7図,第8図,および第9図は、それぞれ本発明の実
施例を示す2ポート・メモリ・チップの適用システム系
統図とチップ構成図とマルチ・チップ構成図である。
施例を示す2ポート・メモリ・チップの適用システム系
統図とチップ構成図とマルチ・チップ構成図である。
第7図において、DMAC4の制御によりメモリ3から
データを読み出し、PRで示す経路を通り演算処理部1
6でせ処理を行った後、その処理結果のデータをメモリ
3に戻して、メモリ・チップ内のラッチ回路7にラッチ
し、それからメモリ・チップ内の任意の番地にそのデー
タを書き込むことができる。なお、ゲート17は、CP
U2による処理とDMAC4,演算処理部16による処
理を完全に切り換えるものである。
データを読み出し、PRで示す経路を通り演算処理部1
6でせ処理を行った後、その処理結果のデータをメモリ
3に戻して、メモリ・チップ内のラッチ回路7にラッチ
し、それからメモリ・チップ内の任意の番地にそのデー
タを書き込むことができる。なお、ゲート17は、CP
U2による処理とDMAC4,演算処理部16による処
理を完全に切り換えるものである。
このように、外部でデータの処理を行うと同時に、メモ
リ・セル内でデータを転送する場合には、第8図に示す
ように、メモリ・セル内にA,Bの2つのボートを備え
ると、メモリ・サイクルで切り換え時間に比較的余裕が
生ずる。
リ・セル内でデータを転送する場合には、第8図に示す
ように、メモリ・セル内にA,Bの2つのボートを備え
ると、メモリ・サイクルで切り換え時間に比較的余裕が
生ずる。
第8図において、メモリ間転送を行う場合、先ず、メモ
リ・セル6の任意(X)番地から読み出したデータをA
ボート8とBボート18に送出し、Aボート8のデータ
をデータ回路9を介して外部に転送すると同時に、Bボ
ート18のデータをゲート回路19を介してラッチ回路
7にラッチした後、ラッチされたデータをAボートを介
して再びメモリ・セル6に転送し、任意(Y)番地に書
き込む。
リ・セル6の任意(X)番地から読み出したデータをA
ボート8とBボート18に送出し、Aボート8のデータ
をデータ回路9を介して外部に転送すると同時に、Bボ
ート18のデータをゲート回路19を介してラッチ回路
7にラッチした後、ラッチされたデータをAボートを介
して再びメモリ・セル6に転送し、任意(Y)番地に書
き込む。
この場合のBボートのデータは、第6図(f)に示すよう
に、Aボートのデータと同期して転送される。
に、Aボートのデータと同期して転送される。
第8図において、外部処理されたデータをラッチ回路7
にラッチする場合には、Aボート8を介してラッチした
後、再びAボート8を介してメモリ・セル6に書き込
む。第9図は、マルチ・チップの場合、任意の番地から
読み出されたデータは、Bボート18を通してすべての
チップのラッチ回路7にラッチされ、さらにどのラッチ
回路7からでもAボート8を通して任意の番地にデータ
を転送して書き込むことができる。また、ラッチ回路7
は共通に1〜2個備えればよいため、ハードウェア量が
減少する。
にラッチする場合には、Aボート8を介してラッチした
後、再びAボート8を介してメモリ・セル6に書き込
む。第9図は、マルチ・チップの場合、任意の番地から
読み出されたデータは、Bボート18を通してすべての
チップのラッチ回路7にラッチされ、さらにどのラッチ
回路7からでもAボート8を通して任意の番地にデータ
を転送して書き込むことができる。また、ラッチ回路7
は共通に1〜2個備えればよいため、ハードウェア量が
減少する。
以上説明したように、本発明によれば、メモリ容量が増
大した場合に、メモリ間のデータ転送回数も多くなる
が、メモリの外部にデータを取り出すことなく、メモリ
内部だけで転送できるので、アクセス・タイムが短縮さ
れ、転送処理の高速化が可能となる。また、外付け回路
やCPU,DMAC内の余分なレジスタも不要となるの
で、システム構成が簡単になる。
大した場合に、メモリ間のデータ転送回数も多くなる
が、メモリの外部にデータを取り出すことなく、メモリ
内部だけで転送できるので、アクセス・タイムが短縮さ
れ、転送処理の高速化が可能となる。また、外付け回路
やCPU,DMAC内の余分なレジスタも不要となるの
で、システム構成が簡単になる。
第1図は本発明が適用されるシステム構成図、第2図は
参考例の原理を示す図、第3図は参考例の実施例を示す
メモリ・チップの構成図、第4図は第3図のメモリ・チ
ップの詳細動作説明図、第5図は第4図のゲート回路の
詳細図、第6図は第4図の信号のタイム・チャート、第
7図は本発明の実施例を示す2ボート・メモリ・チップ
が適用されるシステム系統図、第8図は同じく2ボート
・メモリ・チップの構成図、第9図は同じく2ボート・
マルチ・チップの構成図である。 1……外部バス、2……CPU、3……主メモリ、4…
…直接メモリ・アクセス・コントローラ、5……入出力
デバイス、6……メモリ・セル、7……ラッチ回路、8
……Aボート、9,10,11,17,18……ゲー
ト、12……デコーダ、13……メモリ・チップ、1
4,15……ドライバ、16……演算処理部、18……
Bボート。
参考例の原理を示す図、第3図は参考例の実施例を示す
メモリ・チップの構成図、第4図は第3図のメモリ・チ
ップの詳細動作説明図、第5図は第4図のゲート回路の
詳細図、第6図は第4図の信号のタイム・チャート、第
7図は本発明の実施例を示す2ボート・メモリ・チップ
が適用されるシステム系統図、第8図は同じく2ボート
・メモリ・チップの構成図、第9図は同じく2ボート・
マルチ・チップの構成図である。 1……外部バス、2……CPU、3……主メモリ、4…
…直接メモリ・アクセス・コントローラ、5……入出力
デバイス、6……メモリ・セル、7……ラッチ回路、8
……Aボート、9,10,11,17,18……ゲー
ト、12……デコーダ、13……メモリ・チップ、1
4,15……ドライバ、16……演算処理部、18……
Bボート。
Claims (1)
- 【請求項1】中央制御装置と、 上記中央制御装置に結合された第1バスと、 ゲート手段を介して上記第1バスに結合可能にされた第
2バスと、 メモリセルアレイと上記メモリセルアレイに書き込まれ
るべきデータもしくは上記メモリセルアレイから読み出
されるデータを保持する保持手段とを持ち上記第2バス
に結合されてなるメモリと、 上記第2バスに結合された演算回路と、 を備え、上記ゲート手段によって上記第2バスを上記第
1バスから切り離した状態において上記演算回路によっ
て上記メモリに書き込まれるデータを形成するように
し、かつ上記演算回路によって形成されたデータを上記
中央処理装置を介することなく上記第2バスを介して上
記メモリに供給するようにしてなることを特徴とするマ
イクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2313960A JPH0638249B2 (ja) | 1990-11-21 | 1990-11-21 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2313960A JPH0638249B2 (ja) | 1990-11-21 | 1990-11-21 | マイクロコンピュータ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12170388A Division JPS6452284A (en) | 1988-05-20 | 1988-05-20 | Memory chip |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03240854A JPH03240854A (ja) | 1991-10-28 |
JPH0638249B2 true JPH0638249B2 (ja) | 1994-05-18 |
Family
ID=18047561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2313960A Expired - Lifetime JPH0638249B2 (ja) | 1990-11-21 | 1990-11-21 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0638249B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5274242A (en) * | 1975-12-17 | 1977-06-22 | Nec Corp | High speed data processing unit |
JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
JPS5463640A (en) * | 1977-10-29 | 1979-05-22 | Toshiba Corp | Information processing system |
JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
-
1990
- 1990-11-21 JP JP2313960A patent/JPH0638249B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5274242A (en) * | 1975-12-17 | 1977-06-22 | Nec Corp | High speed data processing unit |
JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
JPS5463640A (en) * | 1977-10-29 | 1979-05-22 | Toshiba Corp | Information processing system |
JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
Also Published As
Publication number | Publication date |
---|---|
JPH03240854A (ja) | 1991-10-28 |
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