JPH0638249B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロコンピュータに関し、詳しくはデー
タラッチ回路が内蔵されたメモリを含むマイクロコンピ
ュータに関する。

マイクロ・コンピュータ・ミニ・コンピュータ等では、
第１図に示すように、単一バスにＣＰＵ（中央制御装
置）２，主にメモリ３と同列で１個以上の入出力デバイ
ス５が接続される。通常のプログラム・モード（ＰＭ）
において、入出力デバイス５から主メモリ３に対してデ
ータのリード・ライトを行う場合には、ＰＭの経路で示
すように、先ず上記入出力デバイスからのデータがＣＰ
Ｕに一旦取り組まれ、次いで上記ＣＰＵ２における上記
データが主メモリ３に書き込まれる。逆に上記主メモリ
３のデータは、上記ＣＰＵ２に一旦取り込まれ、次いで
上記入出力デバイス５に供給される。そのため、データ
のリード・ライトに時間がかかる。

これに対して、直接メモリ・アクセス・モード（ＤＭＡ
Ｍ）では、データ転送要求を受けた直接メモリ・アクセ
ス・コントローラ（以下ＤＭＡＣ）４によって入出力デ
バイス５と主メモリ３の各アドレスが指示され、入出力
デバイス５と主メモリ３の間で、ＤＭＡの経路で示すよ
うに、ＣＰＵ２を介すことなく、リード・ライトされる
データを直接転送することができるので、高速処理が可
能である。

ところで、メモリ３に対しデータのリード・ライトを行
う場合、メモリ３内の任意の番地から他の任意の番地に
データを転送したいことがあるが、従来の方法では、先
ずメモリ３からのデータを外部に読み出し、再び任意の
番地に書き込むため外付け回路（ラッチ回路）、または
ＤＭＡＣ４における内部レジスタを一時データ保持回路
として用いている。したがって、外付け回路が余分に必
要となるか、あるいはＤＭＡＣの内部レジスタを利用し
なければならず、しかもメモリ・チップ内を移動させる
だけにしては、あまりにもデータ転送時間がかかりすぎ
る。

本発明の目的は、このような従来の欠点を除去するた
め、メモリ・チップ内の任意の番地から他の任意の番地
にデータを転送する場合、データを外部に取り出すこと
なく、データ転送時間を短縮でき、かつ外付け回路を減
少してシステム構成を簡単にできるマイクロコンピュー
タを提供することに有る。

本発明のマイクロコンピュータにおけるメモリ・チツプ
においては、メモリ間転送指令、アドレス及びリード・
ライト信号の入力により、メモリ・セルから読み出され
たデータをラツチするためのデータ保持回路、および該
データ保持回路とメモリ・セルとを結合するための内部
ポートが設けられる。

以下、本発明の実施例を第７図ないし第９図に基いて説
明するが、その前に第２図ないし第６図の参考例につい
て説明する。

第２図は参考例の原理を示す図であり、第３図は、参考
例のメモリ・チップの構成図である。

参考例においては、第２図に示すように、メモリ・チッ
プ１３内にメモリのビット長（語長）と同じビット長の
データ保持回路（ラッチ回路）７が設けられる。メモリ
チップ１３には外部ＤＭＡＣからアドレス信号ＡＤＤ，
リード・ライト信号Ｒ／Ｗ，データ・ストローブ信号Ｓ
ＴＢチップ選択信号▲▼とともに、新しくＭＭＴ
（Memory to Memory Transfer）信号が入力される。デ
ータ保持回路７のデータ入出力は、上記信号により制御
される。その結果メモリ内のデータ転送が可能となる。

第３図は、上記第２図のメモリチップ１３における詳細
なブロックを示している。

同図において６はメモリセルアレイ、７はラッチ回路、
８及び８′は内部ポート、９及び１０は双方向ゲート回
路である。

メモリチップ１３は、図示しないが、アドレス信号ＡＤ
Ｄを受けるアドレスデコーダ、及び上記信号Ｒ／Ｗ，Ｓ
ＴＢ，ＭＭＴを受ける制御回路を含んでいる。

上記アドレスデコーダは入力アドレス信号ＡＤＤに応じ
て上記メモリセルアレイ６におけるメモリセル（図示し
ない）を選択するための信号を形成する。

メモリセルアレイ６における選択されたメモリセルは、
上記内部ボートに結合される。

上記制御回路は、上記双方向ゲート回路９，１０を制御
するための信号を形成する。

特に制限されないが、読み出し（リード）及び書き込み
（ライト）は、リード・ライト信号Ｒ／Ｗによって指示
される。例えばリードは、上記信号Ｒ／Ｗのハイレベル
によって指示され、ライトは上記信号Ｒ／Ｗのロウレベ
ルによって指示される。

メモリセル間のデータ転送は、上記制御信号ＭＭＴのハ
イレベルによって指示される。

双方向ゲート回路９は、図示しないが例えば外部データ
バス１におけるデータを内部ボート８に転送させるため
の第１のゲート回路と、上記内部ボート８におけるデー
タを外部データバス１に転送させるための第２のゲート
回路とを含んでいる。上記第１のゲート回路は、信号▲
▼，ＭＭＴ及びＲ／Ｗがロウレベルであるときのみ
開かれる。上記第２のゲート回路は、信号▲▼及び
ＭＭＴがロウレベルでＲ／Ｗがハイレベルであるときの
み開かれる。

双方向ゲート回路１０は、図示しないが同様に内部ボー
ト８におけるデータを内部ボート８′に転送させるため
の第３のゲート回路は、信号ＭＭＴ，Ｒ／Ｗ及びＳＴＢ
がハイレベルであるとき開かれ、上記第４のゲート回路
は、信号ＭＭＴ及びＳＴＢがハイレベルであり、Ｒ／Ｗ
がロウレベルであるとき開かれる。

外部データバス１を介する通常のデータのリードライト
においては、ＤＭＡＣ４（第１図参照）から出力される
メモリセル間転送制御信号ＭＭＴがロウレベルにされ
る。リードサイクルにおいては、リード・ライト信号Ｒ
／Ｗがハイレベルにされる。その結果、アドレス信号Ａ
ＤＤ′によって選択されたメモリセルから出力されたデ
ータは内部ボート８及びゲート回路９を介して外部デー
タバス１に出力される。ライトサイクルにおいては、リ
ード・ライト信号Ｒ／Ｗがロウレベルにされる。その結
果、外部データバス１におけるデータがゲート回路９及
び内部ボート８を介してメモリセルアレイ６内の選択さ
れたメモリセルに供給される。

メモリセル間データ転送においては、第１図に示すＤＭ
ＡＣ４からのプログラム命令により、第１のメモリセル
アドレスＡＤＤ′がセットされ、制御信号Ｒ／Ｗ及びＭ
ＭＴがハイレベルにされ、次いでデータ・ストローブ信
号ＳＴＢがハイレベルにされる。その結果、メモリセル
から読み出されたデータは、内部ボート８及びゲート回
路１０を介してラッチ回路７にセットされる。次に、新
らたに選択すべきメモリセルに対応したアドレス信号Ａ
ＤＤ′とがセットされ、リードライト信号Ｒ／Ｗがロウ
レベルにされる。データ・ストローブ信号ＳＴＢがハイ
レベルにされると、ゲート回路１０における第４ゲート
回路が開かれる。その結果メモリ・セル６内の指定され
た番地にラッチ回路７から内部ボート８′，ゲート回路
１０及び内部ボート８を介してデータが転送される。な
お、ＭＭＴ信号は、データのリード時からライト時まで
連続して入力される。

また、この場合、ＤＭＡＣ４は、ＣＰＵ２からのモード
指定指令により、ハードウェア動作モードあるいはプロ
グラム動作モードのいずれにも設定されるようになって
いる。

第４図は、第３図のメモリ・チップの変形例を示してい
る。第５図は上記第４図に示すゲート回路の構成図であ
り、第６図は第４図の回路における信号のタイム・チャ
ートである。

上記第４図においては、内部ボート８とメモリセルアレ
イ６との間に、ゲート回路９と同様な構成のゲート回路
１１が設けられている。

上記メモリチップにおいて、メモリセル間データ転送動
作は次のようになる。なお、以下において、データは１
ワード分同時に行なわれるものとする。

先ず、リードサイクルでは、第６図(a)に示すような転
送元のメモリセル群を示すアドレスＡＤＤと、第６図
(c)に示すようなアドレス・ストローブＡＤＳＴＢとが
デコーダ１２に入力される。メモリ・セルアレイ６の上
記デコーダ１２によって指示された番地がアクセスさ
れ、１ワード・データが読み出される。同時に、第６図
(b)(d)(i)にそれぞれ示すリードライト信号Ｒ／Ｗ，デ
ータ・ストローブＳＴＢ，ＭＭＴ信号がゲート回路９，
１０，１１に入力されることにより、読み出されたデー
タは、第６図(e)(g)に示すように、内部ボート８を介し
てラッチ回路７にラッチされる。

次に、ライト・サイクルでは、第６図(a)(c)に示すよう
に更新されたアドレスＡＤＤとアドレスストローブＡＤ
ＳＴＢがデコーダ１２に入力され、同時に、ゲート回路
１０，１１に第６図(b)(d)(i)に示すライト信号Ｗ，デ
ータ・ストローブＳＴＢ，ＭＭＴ信号が入力される。そ
の結果、第６図(h)(e)に示すようにライト・データがラ
ッチ回路７から内部ボート８を介してメモリ・セル６の
指定された番地に転送され、書き込まれる。

なお、上記ゲート回路９は、第５図に示すようなドライ
バで構成される。リードライト信号Ｒ／Ｗのロウレベル
とＭＭＴ信号のロウレベルとによって、外部方向の上記
ドライバ１５のみが開くようにされる。そのため、読み
出しデータは上記ドライバ１５を介して外部バスに送出
される。一方、リードライト信号Ｒ／Ｗのハイレベルと
ＭＭＴ信号のロウレベルによって、内部方向のドライバ
１４のみが開くようにされる。書き込みデータは上記ド
ライバ１４を介して内部に送り込まれる。

なお、かかる参考例のメモリ・チップには、ＭＭＴ信号
用の外部入出力端子ピンが余分に必要であるが、ピンを
新たに付加しなくても、先頭アドレス等の端子ピンを兼
用して、マルチプレクサで切り換えて使用すればよい。

第７図，第８図，および第９図は、それぞれ本発明の実
施例を示す２ポート・メモリ・チップの適用システム系
統図とチップ構成図とマルチ・チップ構成図である。

第７図において、ＤＭＡＣ４の制御によりメモリ３から
データを読み出し、ＰＲで示す経路を通り演算処理部１
６でせ処理を行った後、その処理結果のデータをメモリ
３に戻して、メモリ・チップ内のラッチ回路７にラッチ
し、それからメモリ・チップ内の任意の番地にそのデー
タを書き込むことができる。なお、ゲート１７は、ＣＰ
Ｕ２による処理とＤＭＡＣ４，演算処理部１６による処
理を完全に切り換えるものである。

このように、外部でデータの処理を行うと同時に、メモ
リ・セル内でデータを転送する場合には、第８図に示す
ように、メモリ・セル内にＡ，Ｂの２つのボートを備え
ると、メモリ・サイクルで切り換え時間に比較的余裕が
生ずる。

第８図において、メモリ間転送を行う場合、先ず、メモ
リ・セル６の任意（Ｘ）番地から読み出したデータをＡ
ボート８とＢボート１８に送出し、Ａボート８のデータ
をデータ回路９を介して外部に転送すると同時に、Ｂボ
ート１８のデータをゲート回路１９を介してラッチ回路
７にラッチした後、ラッチされたデータをＡボートを介
して再びメモリ・セル６に転送し、任意（Ｙ）番地に書
き込む。

この場合のＢボートのデータは、第６図(f)に示すよう
に、Ａボートのデータと同期して転送される。

第８図において、外部処理されたデータをラッチ回路７
にラッチする場合には、Ａボート８を介してラッチした
後、再びＡボート８を介してメモリ・セル６に書き込
む。第９図は、マルチ・チップの場合、任意の番地から
読み出されたデータは、Ｂボート１８を通してすべての
チップのラッチ回路７にラッチされ、さらにどのラッチ
回路７からでもＡボート８を通して任意の番地にデータ
を転送して書き込むことができる。また、ラッチ回路７
は共通に１〜２個備えればよいため、ハードウェア量が
減少する。

以上説明したように、本発明によれば、メモリ容量が増
大した場合に、メモリ間のデータ転送回数も多くなる
が、メモリの外部にデータを取り出すことなく、メモリ
内部だけで転送できるので、アクセス・タイムが短縮さ
れ、転送処理の高速化が可能となる。また、外付け回路
やＣＰＵ，ＤＭＡＣ内の余分なレジスタも不要となるの
で、システム構成が簡単になる。

【図面の簡単な説明】

第１図は本発明が適用されるシステム構成図、第２図は
参考例の原理を示す図、第３図は参考例の実施例を示す
メモリ・チップの構成図、第４図は第３図のメモリ・チ
ップの詳細動作説明図、第５図は第４図のゲート回路の
詳細図、第６図は第４図の信号のタイム・チャート、第
７図は本発明の実施例を示す２ボート・メモリ・チップ
が適用されるシステム系統図、第８図は同じく２ボート
・メモリ・チップの構成図、第９図は同じく２ボート・
マルチ・チップの構成図である。 １……外部バス、２……ＣＰＵ、３……主メモリ、４…
…直接メモリ・アクセス・コントローラ、５……入出力
デバイス、６……メモリ・セル、７……ラッチ回路、８
……Ａボート、９，１０，１１，１７，１８……ゲー
ト、１２……デコーダ、１３……メモリ・チップ、１
４，１５……ドライバ、１６……演算処理部、１８……
Ｂボート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央制御装置と、 上記中央制御装置に結合された第１バスと、 ゲート手段を介して上記第１バスに結合可能にされた第
   ２バスと、 メモリセルアレイと上記メモリセルアレイに書き込まれ
   るべきデータもしくは上記メモリセルアレイから読み出
   されるデータを保持する保持手段とを持ち上記第２バス
   に結合されてなるメモリと、 上記第２バスに結合された演算回路と、 を備え、上記ゲート手段によって上記第２バスを上記第
   １バスから切り離した状態において上記演算回路によっ
   て上記メモリに書き込まれるデータを形成するように
   し、かつ上記演算回路によって形成されたデータを上記
   中央処理装置を介することなく上記第２バスを介して上
   記メモリに供給するようにしてなることを特徴とするマ
   イクロコンピュータ。