JPH0472255B2 - - Google Patents
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- JPH0472255B2 JPH0472255B2 JP57171494A JP17149482A JPH0472255B2 JP H0472255 B2 JPH0472255 B2 JP H0472255B2 JP 57171494 A JP57171494 A JP 57171494A JP 17149482 A JP17149482 A JP 17149482A JP H0472255 B2 JPH0472255 B2 JP H0472255B2
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- JP
- Japan
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- data
- cell array
- logic
- logic circuit
- memory
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- 230000015654 memory Effects 0.000 claims description 39
- 239000000872 buffer Substances 0.000 claims description 28
- 230000006870 function Effects 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 4
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- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Description
発明の技術分野
本発明は、論理演算機能を持たせた新規な半導
体記憶装置に関する。 技術の背景 従来の半導体記憶装置(以下単にメモリと称す
る)は単体では情報を記憶する機能だけしか有し
ていない。この為AND、ORなどの簡単な論理演
算を行うにもメモリからCPUへ情報を送る、
CPUで演算を行う、その結果をメモリに書
き込む、という動作が必要である。 従来技術の問題点 第1図は従来のメモリを使用したCPUシステ
ムの構成図で、1はCPU(中央処理装置)、2は
多数あるメモリの1つ(ここでは1チツプのメモ
リを指す)、3はリード、ライト制御線、4はア
ドレスバス、5はデータバスである。このシステ
ムでは記憶データにAND、OR等の簡易な論理演
算をする場合でも、CPU1からメモリ2へアド
レスバス4を通してアドレスを与えそして制御線
3を通してリード命令を出して該当番地のデータ
を読出し、それをI/Oポートアからデータバス
5を通してCPU1に取込んだ上必要な論理演算
をなし、その結果を再びデータバス5を通してメ
モリ2へ送り制御線3を介してライト命令を与え
て書込むという動作が必要となる。そして、この
3つの動作(メモリからの読出し、演算、メモリ
への書込み)全てにCPU1を開与しなければな
らない。このようになるのもメモリ2は単純に記
憶するだけで、演算機能などは全くないからであ
る。 第2図は1チツプのメモリ2の内部構成で、2
1は多数のメモリセル(ダイナミツク型またはス
タテイツク型セル)をマトリクス状に配列したセ
ルアレイ、22はロー(ROW)デコーダ、23
は入出力ゲート、24はコラムデコーダ、25は
第1図のアドレスバス4からのアドレスを取込む
アドレスバツフア、26は制御線3からのリー
ド、ライト指示信号R/Wを受けるリード、ライ
トのコントローラ、27はI/Oポートにつなが
る外部のデータバス5とI/Oゲート23につな
がる内部のデータバス5aとの間に介在する出力
バツフア、28は書込み時に使用される書込みバ
ツフアである。 CPU1からのアドレスがアドレスバツフア2
5に与えられると、その上位と下位が分離されて
デコーダ22,24に入力し、該当するセルが選
択される。そして読出し時に該当セルのデータは
I/Oゲート23、データバス5a、出力バツフ
ア27、I/Oポートを通してデータバス5に出
力され、CPU1に取込まれる。書込み時には
I/Oポートを通して入力したデータが書込みバ
ツフア28、データバス5a、I/Oゲート23
を通して該当するセルに書込まれる。このときも
アドレスバツフア25に所要とするアドレスを与
えるのは勿論であり、また読出しと書込みはコン
トローラ26によるバツフア27,28の選択で
切り換えられる。 発明の目的 本発明は、メモリ側に1メモリサイクルで実行
できる簡易な演算機能を持させることにより、
CPU側の負担を軽減し、且つ処理時間を短縮し
ようとするものである。 発明の構成 本発明は、多数のメモリセルをマトリクス状に
配列したセルアレイと、該セルアレイへのデータ
の書込みを行なう書込みバツフアと、読出しに必
要な出力バツフアとを含む周辺回路とを1チツプ
に集積化してなる半導体記憶装置において、前記
セルアレイより読出したデータを少なくとも次の
メモリサイクルまで保持するデータレジスタと、
前記データレジスタに保持されたデータ、今回読
出されたデータ、外部から与えられたデータのう
ちの2つ以上を用いて、1ステツプの命令で実行
可能な簡易な演算を行なうロジツク回路と、ロジ
ツクバスにより与えられる情報に従つて前記ロジ
ツク回路に論理演算の種類と使用データを指示す
るロジツクコントローラとを同じチツプ上に設
け、外部から前記セルアレイのセルの選択に必要
なアドレス、ロジツクコントローラがロジツク回
路を制御する上で必要な情報、および必要時には
前記外部から与えるデータ、を同時に与えるとと
もに、前記出力バツフアを非活性化、前記書込バ
ツフアを活性化し、前記書込バツフアが活性化さ
れるまでの1メモリサイクルの前半において、前
記セルアレイから読み出したデータを前記ロジツ
ク回路にとりこみ、1メモリサイクルの後半にお
いて演算結果を該セルアレイに書込むことを特徴
とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。 発明の実施例 第3図および第4図は本発明の一実施例を示す
構成図で、前述した各部の同一部分には同一符号
が付してある。本例のメモリ2は第4図の構成を
とるため、CPU1との間には第3図のようにロ
ジツクバス6を新設する必要がある。第4図で追
加した構成は破線枠内のデータレジスタ29、ロ
ジツク回路30およびロジツクコントローラ31
である。データレジスタ29にはセルアレイ21
から前回読出したデータAが格納されている。ロ
ジツク回路30は1ステツプの命令で実行できる
簡易な演算機能(後述する)を備えており、その
データ入力はレジスタ29からの前回データA、
セルアレイ21から新たに読出された今回データ
B、そしてCPU1側から与えられる外部データ
Cである。ロジツクコントローラ31はロジツク
バス6の内容により、ロジツク回路30に対しど
のデータに関し如何なる演算をするかの指示を与
える。そしてロジツク回路30による演算結果は
書込みバツフア28、I/Oゲート23を通して
セルアレイ21へ書込まれる。 本例のメモリ2はロジツクバス6に接続される
5個のロジツク端子L1〜L5を備え、且つL1〜L3
がH(ハイ)、L(ロー)の組合せで表1の各種論
理を指示し、またL4,L5がH,Lの組合せで表
2のデータ種類を指示することを想定している。
但し、表1の論理種類NOはロジツク回路30を
スルーにして通常動作するために必要とするもの
である。
体記憶装置に関する。 技術の背景 従来の半導体記憶装置(以下単にメモリと称す
る)は単体では情報を記憶する機能だけしか有し
ていない。この為AND、ORなどの簡単な論理演
算を行うにもメモリからCPUへ情報を送る、
CPUで演算を行う、その結果をメモリに書
き込む、という動作が必要である。 従来技術の問題点 第1図は従来のメモリを使用したCPUシステ
ムの構成図で、1はCPU(中央処理装置)、2は
多数あるメモリの1つ(ここでは1チツプのメモ
リを指す)、3はリード、ライト制御線、4はア
ドレスバス、5はデータバスである。このシステ
ムでは記憶データにAND、OR等の簡易な論理演
算をする場合でも、CPU1からメモリ2へアド
レスバス4を通してアドレスを与えそして制御線
3を通してリード命令を出して該当番地のデータ
を読出し、それをI/Oポートアからデータバス
5を通してCPU1に取込んだ上必要な論理演算
をなし、その結果を再びデータバス5を通してメ
モリ2へ送り制御線3を介してライト命令を与え
て書込むという動作が必要となる。そして、この
3つの動作(メモリからの読出し、演算、メモリ
への書込み)全てにCPU1を開与しなければな
らない。このようになるのもメモリ2は単純に記
憶するだけで、演算機能などは全くないからであ
る。 第2図は1チツプのメモリ2の内部構成で、2
1は多数のメモリセル(ダイナミツク型またはス
タテイツク型セル)をマトリクス状に配列したセ
ルアレイ、22はロー(ROW)デコーダ、23
は入出力ゲート、24はコラムデコーダ、25は
第1図のアドレスバス4からのアドレスを取込む
アドレスバツフア、26は制御線3からのリー
ド、ライト指示信号R/Wを受けるリード、ライ
トのコントローラ、27はI/Oポートにつなが
る外部のデータバス5とI/Oゲート23につな
がる内部のデータバス5aとの間に介在する出力
バツフア、28は書込み時に使用される書込みバ
ツフアである。 CPU1からのアドレスがアドレスバツフア2
5に与えられると、その上位と下位が分離されて
デコーダ22,24に入力し、該当するセルが選
択される。そして読出し時に該当セルのデータは
I/Oゲート23、データバス5a、出力バツフ
ア27、I/Oポートを通してデータバス5に出
力され、CPU1に取込まれる。書込み時には
I/Oポートを通して入力したデータが書込みバ
ツフア28、データバス5a、I/Oゲート23
を通して該当するセルに書込まれる。このときも
アドレスバツフア25に所要とするアドレスを与
えるのは勿論であり、また読出しと書込みはコン
トローラ26によるバツフア27,28の選択で
切り換えられる。 発明の目的 本発明は、メモリ側に1メモリサイクルで実行
できる簡易な演算機能を持させることにより、
CPU側の負担を軽減し、且つ処理時間を短縮し
ようとするものである。 発明の構成 本発明は、多数のメモリセルをマトリクス状に
配列したセルアレイと、該セルアレイへのデータ
の書込みを行なう書込みバツフアと、読出しに必
要な出力バツフアとを含む周辺回路とを1チツプ
に集積化してなる半導体記憶装置において、前記
セルアレイより読出したデータを少なくとも次の
メモリサイクルまで保持するデータレジスタと、
前記データレジスタに保持されたデータ、今回読
出されたデータ、外部から与えられたデータのう
ちの2つ以上を用いて、1ステツプの命令で実行
可能な簡易な演算を行なうロジツク回路と、ロジ
ツクバスにより与えられる情報に従つて前記ロジ
ツク回路に論理演算の種類と使用データを指示す
るロジツクコントローラとを同じチツプ上に設
け、外部から前記セルアレイのセルの選択に必要
なアドレス、ロジツクコントローラがロジツク回
路を制御する上で必要な情報、および必要時には
前記外部から与えるデータ、を同時に与えるとと
もに、前記出力バツフアを非活性化、前記書込バ
ツフアを活性化し、前記書込バツフアが活性化さ
れるまでの1メモリサイクルの前半において、前
記セルアレイから読み出したデータを前記ロジツ
ク回路にとりこみ、1メモリサイクルの後半にお
いて演算結果を該セルアレイに書込むことを特徴
とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。 発明の実施例 第3図および第4図は本発明の一実施例を示す
構成図で、前述した各部の同一部分には同一符号
が付してある。本例のメモリ2は第4図の構成を
とるため、CPU1との間には第3図のようにロ
ジツクバス6を新設する必要がある。第4図で追
加した構成は破線枠内のデータレジスタ29、ロ
ジツク回路30およびロジツクコントローラ31
である。データレジスタ29にはセルアレイ21
から前回読出したデータAが格納されている。ロ
ジツク回路30は1ステツプの命令で実行できる
簡易な演算機能(後述する)を備えており、その
データ入力はレジスタ29からの前回データA、
セルアレイ21から新たに読出された今回データ
B、そしてCPU1側から与えられる外部データ
Cである。ロジツクコントローラ31はロジツク
バス6の内容により、ロジツク回路30に対しど
のデータに関し如何なる演算をするかの指示を与
える。そしてロジツク回路30による演算結果は
書込みバツフア28、I/Oゲート23を通して
セルアレイ21へ書込まれる。 本例のメモリ2はロジツクバス6に接続される
5個のロジツク端子L1〜L5を備え、且つL1〜L3
がH(ハイ)、L(ロー)の組合せで表1の各種論
理を指示し、またL4,L5がH,Lの組合せで表
2のデータ種類を指示することを想定している。
但し、表1の論理種類NOはロジツク回路30を
スルーにして通常動作するために必要とするもの
である。
【表】
【表】
従つて、例えばL1=L、L2=L3=L4=L5=H
であればセルアレイ21から今回読出したデータ
BとCPU1から与えたデータCとのアンド
(AND)をとれ、という指示内容になる。このと
き演算結果は今回データBを読出した同じアドレ
スに書込むようにし、あくまで1メモリサイクル
で全ての動作が完了するようにする。このように
するとCPU1はメモリ2に対し選択すべきセル
のアドレス、および外部データC、さらには論理
演算内容の指示を同時に与えてしまうだけで、以
後は他の処理を行うことができるので処理時間は
1/3に短縮される。尚、セルアレイ21から今回
データBを読出さないL4=L、L5=Hのケース
ではCPU1から与えるアドレスは演算結果を書
込むセルを指示する。またセルアレイ21から今
回データBを読出して演算する場合も、CPU1
からの指示モードはあくまでライト(書込み)に
して出力バツフア27をオフ、書込みバツフア2
8をオンにしておく。従つて、セルアレイ21に
対しては1メモリサイクルの前半がデータBの読
出し、そして後半が演算結果の書込みということ
になる。この場合、書込みバツフア28が活性化
されるまでに時間遅れがあり、その間に今回デー
タBがロジツク回路30に取込まれてしまうとい
う性質を利用するので、特にタイミング制後等を
する必要はない。まだデータレジスタ29はシフ
トレジスタの様なものであるから、その内容が今
回データBに変るまでの間、前回データAをロジ
ツク回路30に与えておくことが可能である。ロ
ジツク回路30は各種ゲート類の集合であり、そ
の経路がコントローラ31の出力で切換えられて
所望の演算をなす。この場合、ロジツク回路30
内にもレジスタを設け、且つコントローラ31が
CPU1から受けた命令をデコードしてロジツク
回路30に複数ステツプの指示を与えれば、より
複雑な演算も可能となる。 第5図は本発明の他の実施例で、出力バツフア
27へ入力するデータもロジツク回路30を経由
するようにした点が第4図と異なる。図示の例で
はI/O端子がInとOutに分離されているが、こ
れはI/Oの制後端子を設けることで共通化でき
る(ダイナミツクメモリでは既にそのようになつ
ている)。本例のメモリ2はライトモード時のみ
ならず、リードモード時にもロジツク回路30の
演算機能を利用できる。リードモード時には書込
みバツフア28はオフであるから演算結果を当該
セルアレイに書込むことはできない。しかし、そ
の演算結果を出力バツフア27から他のメモリに
与えることはできるので、これによりCPU1を
経由せずにメモリ相互間データ(演算結果)のや
りとりが可能となる。 本実施例及び、第4図、第5図に示されている
データレジスタDATA REG29は本発明の主目
的には必ずしも必要な機能ではない。データレジ
スタが無い場合には表2で示された演算対象のデ
ータの中でL4=L5=Hの場合すなわち、今回読
み出したデートと外部データとの演算を行うのみ
である。この機能だけでもCPUを介さず1メモ
リサイクルで演算結果を書き込み又は読み出しが
可能であり、本発明の主目的は達成できる。 発明の効果 以上述べたように本発明によれば、1回の演算
に関し従来必要であつた3ステツプの動作(リー
ド、演算、ライト)が1ステツプの動作で足りる
ので、システム全体のスピードが3倍に向上する
利点がある。このためコンピユータによる画像処
理のように、多量のデータをメモリ内に記憶し、
そのデータを短時間内に処理て更新するようなシ
ステムに極めて有用である。
であればセルアレイ21から今回読出したデータ
BとCPU1から与えたデータCとのアンド
(AND)をとれ、という指示内容になる。このと
き演算結果は今回データBを読出した同じアドレ
スに書込むようにし、あくまで1メモリサイクル
で全ての動作が完了するようにする。このように
するとCPU1はメモリ2に対し選択すべきセル
のアドレス、および外部データC、さらには論理
演算内容の指示を同時に与えてしまうだけで、以
後は他の処理を行うことができるので処理時間は
1/3に短縮される。尚、セルアレイ21から今回
データBを読出さないL4=L、L5=Hのケース
ではCPU1から与えるアドレスは演算結果を書
込むセルを指示する。またセルアレイ21から今
回データBを読出して演算する場合も、CPU1
からの指示モードはあくまでライト(書込み)に
して出力バツフア27をオフ、書込みバツフア2
8をオンにしておく。従つて、セルアレイ21に
対しては1メモリサイクルの前半がデータBの読
出し、そして後半が演算結果の書込みということ
になる。この場合、書込みバツフア28が活性化
されるまでに時間遅れがあり、その間に今回デー
タBがロジツク回路30に取込まれてしまうとい
う性質を利用するので、特にタイミング制後等を
する必要はない。まだデータレジスタ29はシフ
トレジスタの様なものであるから、その内容が今
回データBに変るまでの間、前回データAをロジ
ツク回路30に与えておくことが可能である。ロ
ジツク回路30は各種ゲート類の集合であり、そ
の経路がコントローラ31の出力で切換えられて
所望の演算をなす。この場合、ロジツク回路30
内にもレジスタを設け、且つコントローラ31が
CPU1から受けた命令をデコードしてロジツク
回路30に複数ステツプの指示を与えれば、より
複雑な演算も可能となる。 第5図は本発明の他の実施例で、出力バツフア
27へ入力するデータもロジツク回路30を経由
するようにした点が第4図と異なる。図示の例で
はI/O端子がInとOutに分離されているが、こ
れはI/Oの制後端子を設けることで共通化でき
る(ダイナミツクメモリでは既にそのようになつ
ている)。本例のメモリ2はライトモード時のみ
ならず、リードモード時にもロジツク回路30の
演算機能を利用できる。リードモード時には書込
みバツフア28はオフであるから演算結果を当該
セルアレイに書込むことはできない。しかし、そ
の演算結果を出力バツフア27から他のメモリに
与えることはできるので、これによりCPU1を
経由せずにメモリ相互間データ(演算結果)のや
りとりが可能となる。 本実施例及び、第4図、第5図に示されている
データレジスタDATA REG29は本発明の主目
的には必ずしも必要な機能ではない。データレジ
スタが無い場合には表2で示された演算対象のデ
ータの中でL4=L5=Hの場合すなわち、今回読
み出したデートと外部データとの演算を行うのみ
である。この機能だけでもCPUを介さず1メモ
リサイクルで演算結果を書き込み又は読み出しが
可能であり、本発明の主目的は達成できる。 発明の効果 以上述べたように本発明によれば、1回の演算
に関し従来必要であつた3ステツプの動作(リー
ド、演算、ライト)が1ステツプの動作で足りる
ので、システム全体のスピードが3倍に向上する
利点がある。このためコンピユータによる画像処
理のように、多量のデータをメモリ内に記憶し、
そのデータを短時間内に処理て更新するようなシ
ステムに極めて有用である。
第1図は従来のメモリを用いたシステムの構成
図、第2図は従来のメモリの構成図、第3図は本
発明に係るメモリを用いたシステムの構成図、第
4図および第5図は本発明の異なる実施例を示す
メモリの構成図である。 図中、1は中央処理装置(CPU)、2はメモ
リ、3はリード、ライト制御線、4はアドレスバ
ス、5はデータバス、6はロジツクバス、21は
セルアレイ、22〜28は周辺回路、29はデー
タバツフア、30はロジツク回路、31はロジツ
クコントローラである。
図、第2図は従来のメモリの構成図、第3図は本
発明に係るメモリを用いたシステムの構成図、第
4図および第5図は本発明の異なる実施例を示す
メモリの構成図である。 図中、1は中央処理装置(CPU)、2はメモ
リ、3はリード、ライト制御線、4はアドレスバ
ス、5はデータバス、6はロジツクバス、21は
セルアレイ、22〜28は周辺回路、29はデー
タバツフア、30はロジツク回路、31はロジツ
クコントローラである。
Claims (1)
- 【特許請求の範囲】 1 多数のメモリセルをマトリクス状に配列した
セルアレイと、該セルアレイヘのデータの書込み
を行なう書込みバツフアと、読出しに必要な出力
バツフアとを含む周辺回路とを1チツプに集積化
してなる半導体記憶装置において、 前記セルアレイより読出したデータを少なくと
も次のメモリサイクルまで保持するデータレジス
タと、 前記データレジスタに保持されたデータ、今回
読出されたデータ、外部から与えられたデータの
うちの2つ以上を用いて、1ステツプの命令で実
行可能な簡易な演算を行なうロジツク回路と、 ロジツクバスにより与えられる情報に従つて前
記ロジツク回路に論理演算の種類と使用データを
指示するロジツクコントローラとを同じチツプ上
に設け、 外部から前記セルアレイのセルの選択に必要な
アドレス、ロジツクコントローラがロジツク回路
を制御する上で必要な情報、および必要時には前
記外部から与えるデータ、を同時に与えるととも
に、前記出力バツフアを非活性化、前記書込バツ
フアを活性化し、前記書込バツフアが活性化され
るまでの1メモリサイクルの前半において、前記
セルアレイから読み出したデータを前記ロジツク
回路にとりこみ、1メモリサイクルの後半におい
て演算結果を該セルアレイに書込むことを特徴と
した、論理機能を備えた半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171494A JPS5960658A (ja) | 1982-09-30 | 1982-09-30 | 論理機能を備えた半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171494A JPS5960658A (ja) | 1982-09-30 | 1982-09-30 | 論理機能を備えた半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5960658A JPS5960658A (ja) | 1984-04-06 |
JPH0472255B2 true JPH0472255B2 (ja) | 1992-11-17 |
Family
ID=15924135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57171494A Granted JPS5960658A (ja) | 1982-09-30 | 1982-09-30 | 論理機能を備えた半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5960658A (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5175838A (en) * | 1984-10-05 | 1992-12-29 | Hitachi, Ltd. | Memory circuit formed on integrated circuit device and having programmable function |
US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
JPS61264453A (ja) * | 1985-05-20 | 1986-11-22 | Hitachi Ltd | 記憶回路 |
US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
KR910000365B1 (ko) * | 1984-10-05 | 1991-01-24 | 가부시기가이샤 히다찌세이사꾸쇼 | 기억회로 |
US5450342A (en) * | 1984-10-05 | 1995-09-12 | Hitachi, Ltd. | Memory device |
US5265234A (en) * | 1985-05-20 | 1993-11-23 | Hitachi, Ltd. | Integrated memory circuit and function unit with selective storage of logic functions |
KR950014553B1 (ko) * | 1985-05-20 | 1995-12-05 | 1995년12월05일 | 논리기능을 가진 기억회로 |
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