JPH01318320A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH01318320A JPH01318320A JP14975588A JP14975588A JPH01318320A JP H01318320 A JPH01318320 A JP H01318320A JP 14975588 A JP14975588 A JP 14975588A JP 14975588 A JP14975588 A JP 14975588A JP H01318320 A JPH01318320 A JP H01318320A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- conversion
- msb
- fed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 30
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 208000023514 Barrett esophagus Diseases 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換装置の改良に関し、特にディジタル
オーディオ装置などに用いて好適なり／Ａ変換装置に関
する。
オーディオ装置などに用いて好適なり／Ａ変換装置に関
する。
（従来の技術〕
ディジタルオーディオ装置などに用いられるＤ／Ａ変換
器は１６ビツト以上の広いグイナミソクレンジを必要と
し、より歪〃の少ないものが要求される。一般にＤ／Ａ
変換器はラダー抵抗回路などを用いて作られており、こ
の為最上位ビット（ＭＳＢ）のアナログ変換精度を高め
ることが最も重要である。
器は１６ビツト以上の広いグイナミソクレンジを必要と
し、より歪〃の少ないものが要求される。一般にＤ／Ａ
変換器はラダー抵抗回路などを用いて作られており、こ
の為最上位ビット（ＭＳＢ）のアナログ変換精度を高め
ることが最も重要である。
オーディオ信号等で用いられるディジタル信号としては
、全ビットゼロとなる最低位レベルのデータをアナログ
信号の負の最大レベルに対応させ、全ビット１となる最
高位レベルのデータをアナログ信号の正の最大レベルに
対応させ、全ビット “θ″もしくはＭＳＢのみ“１”
となる中心レベルのデータをアナログ信号のゼロレベル
に対応させたオフセントバイナリディジタル信号等が知
られている。
、全ビットゼロとなる最低位レベルのデータをアナログ
信号の負の最大レベルに対応させ、全ビット１となる最
高位レベルのデータをアナログ信号の正の最大レベルに
対応させ、全ビット “θ″もしくはＭＳＢのみ“１”
となる中心レベルのデータをアナログ信号のゼロレベル
に対応させたオフセントバイナリディジタル信号等が知
られている。
従って、特にアナログ信号のゼロレベル付近の微少信号
では、ＭＳＢが“０″ 又は“１” に顧繁に切り変
わる為、いわゆるゼロクロス歪を住する。
では、ＭＳＢが“０″ 又は“１” に顧繁に切り変
わる為、いわゆるゼロクロス歪を住する。
即ち、全ビット“０″となる場合と、ＭＳＢのみ“１″
となる場合の差は、最下位ビット（Ｌ Ｓ Ｂ）１ビッ
ト分であり、極めて小さいが、実際にはＭＳＢのＤ／Ａ
変換誤差Ｔが加わる。、通常このＤ／Ａ変換誤差は、Ｌ
ＳＢ １ビツトに比べて極めて大きく無視出来ない為、
上述のゼロクロス歪みＴを生ずる。この様に少レベル信
号の時歪感が大きくなる欠点があった。
となる場合の差は、最下位ビット（Ｌ Ｓ Ｂ）１ビッ
ト分であり、極めて小さいが、実際にはＭＳＢのＤ／Ａ
変換誤差Ｔが加わる。、通常このＤ／Ａ変換誤差は、Ｌ
ＳＢ １ビツトに比べて極めて大きく無視出来ない為、
上述のゼロクロス歪みＴを生ずる。この様に少レベル信
号の時歪感が大きくなる欠点があった。
本発明はこの様な欠点を改良し微少信号におけるゼロク
ロス歪をなくそうとするものである。
ロス歪をなくそうとするものである。
本発明によるＤ／Ａ変換装置は入力ディジクルデータの
上位ビットデータを抜き出して補正データとし、該補正
データを上記入力ディジタルデータの下位ビットに加算
及び減算し第１及び第２の変換ディジタルデータを得、
該第１及び第２の変換ディジタルデータから得たアナロ
グデータを合成することを特徴とするものである。
上位ビットデータを抜き出して補正データとし、該補正
データを上記入力ディジタルデータの下位ビットに加算
及び減算し第１及び第２の変換ディジタルデータを得、
該第１及び第２の変換ディジタルデータから得たアナロ
グデータを合成することを特徴とするものである。
本発明はこの様な構成を有するものであるから、第１及
び第２の非直線変換データでは、上記入力デイシタルデ
ータの中心レベルデータに対応するデータは中心レベル
とならず、ＭＳＢの反転が起こらない。即ち、ＭＳＢの
Ｄ／Ａ変換誤差に基づく歪みは、上記入力ディジタルデ
ータの中心レベル以外のレベルに対応する位置で生ずる
ことになる。従って、これら非直線データを加え合わせ
ることにより、ゼロクロス歪が、セロレベルｌ＝Ｊ近以
外の高レベルの部分で発生する直線データを得ることが
出来る。
び第２の非直線変換データでは、上記入力デイシタルデ
ータの中心レベルデータに対応するデータは中心レベル
とならず、ＭＳＢの反転が起こらない。即ち、ＭＳＢの
Ｄ／Ａ変換誤差に基づく歪みは、上記入力ディジタルデ
ータの中心レベル以外のレベルに対応する位置で生ずる
ことになる。従って、これら非直線データを加え合わせ
ることにより、ゼロクロス歪が、セロレベルｌ＝Ｊ近以
外の高レベルの部分で発生する直線データを得ることが
出来る。
第１図は本発明の一実施例を示すプロ・ツク図である。
ＣＤプレーヤ１より発生した１６ビツト入力デイジタル
データＸはデータ変換回路２に加えられる。
データＸはデータ変換回路２に加えられる。
データ変換回路２は反転回路２１．加算回路２２゜減算
回路２３及びスイッチ２４を有し、上記入力ディジタル
データＸは加算回路２２及び２３の一方の入力端子に加
えられると共に、ＭＳＢを除く上位８ビツトが反転回路
２１及びスイッチ２４の一方の入力端子２４ａに加えら
れる。反転回路２１の出力はスイッチ２４の他方の入力
端子２４ｂに加えられ、スイッチ２４の出力端子２４Ｃ
は加算回路２２及び減算回路２３の他方の入力端子に加
えられる。入力データＸのＭＳＢはスイッチ２４の制御
端子に加えられる。上記加算及び減算回路２２及び２３
から変換データＹ、及びＹ２が得られる。
回路２３及びスイッチ２４を有し、上記入力ディジタル
データＸは加算回路２２及び２３の一方の入力端子に加
えられると共に、ＭＳＢを除く上位８ビツトが反転回路
２１及びスイッチ２４の一方の入力端子２４ａに加えら
れる。反転回路２１の出力はスイッチ２４の他方の入力
端子２４ｂに加えられ、スイッチ２４の出力端子２４Ｃ
は加算回路２２及び減算回路２３の他方の入力端子に加
えられる。入力データＸのＭＳＢはスイッチ２４の制御
端子に加えられる。上記加算及び減算回路２２及び２３
から変換データＹ、及びＹ２が得られる。
えられる。インバータ３の出力はＤ／Ａ変換器５に加え
られ、Ｄ／Ａ変換器４，５の出力は差動増幅器６に加え
られ、出力端子７に導出される。
られ、Ｄ／Ａ変換器４，５の出力は差動増幅器６に加え
られ、出力端子７に導出される。
以上の構成による動作を第２図を参照しながら以下説明
する。
する。
データ変換回路２は、第２図に示す様に、入力ディジタ
ルデータＸの最上位及び最下位レベルデータＦｓ及び−
Ｆｓに対応したデータはもとのままであるが、中間レベ
ルデータに対応したデータが変換された非直線変換デー
タＹ１と、該変換データＹ、に加算すれば入ツノディジ
タルデータＸの２倍となる関係の非直ｗｃ変換データｙ
２とを得るものである。
ルデータＸの最上位及び最下位レベルデータＦｓ及び−
Ｆｓに対応したデータはもとのままであるが、中間レベ
ルデータに対応したデータが変換された非直線変換デー
タＹ１と、該変換データＹ、に加算すれば入ツノディジ
タルデータＸの２倍となる関係の非直ｗｃ変換データｙ
２とを得るものである。
従って、この様な変換データＹ＋、Ｙｚを各々Ｄ／Ａ変
換し、得られた２つのアナログデータを加算すれば、も
との直線データを得ることが出来る。
換し、得られた２つのアナログデータを加算すれば、も
との直線データを得ることが出来る。
本実施例では、Ｄ／Ａ変換器４．５に加わる外部ノイズ
等を打ち消せるように、非直線データＹ２をインバータ
３で全反転し極性反転データとし、これをＤ／Ａ変換し
、それらの両アナログ値ｙ＋＋ ７２を差動アンプ
６で引算して、人ツノデータＸに対応するアナログデー
タを得る。従って、データ成分は加算され、ノイズ成分
は減算されるので、Ｓ／Ｎが改善される。
等を打ち消せるように、非直線データＹ２をインバータ
３で全反転し極性反転データとし、これをＤ／Ａ変換し
、それらの両アナログ値ｙ＋＋ ７２を差動アンプ
６で引算して、人ツノデータＸに対応するアナログデー
タを得る。従って、データ成分は加算され、ノイズ成分
は減算されるので、Ｓ／Ｎが改善される。
次にデータ変換回路２をさらに詳細に説明する。
今、第２図に示す様に、入力ディジタルデータＸの正及
び負のフルスケール値をＦｓ及び−Ｆｓとし、中心点Ｐ
。の値をＯとする。求める変換データＹ１及びＹ２は、
入力データＸの中心点Ｐ。
び負のフルスケール値をＦｓ及び−Ｆｓとし、中心点Ｐ
。の値をＯとする。求める変換データＹ１及びＹ２は、
入力データＸの中心点Ｐ。
では、それぞれ入力データＸに補正データＤ。を加算及
び減算して得た点Ｐ１及びＰ２となる様にし、フルスケ
ールＦ ｓ （１１１−４）及び−Ｆｓ（０００−０）
では、それぞれ入力データＸと等しくなる点Ｐ４及びＰ
５となる様にする。又、これらの中間では、データＹ１
については点Ｐ３＋Ｐｌ及びＰ４を直線で結んだものと
し、データＹ２については点Ｐ３．Ｐ２及びＰ４を直線
で結んだものとなる様にする。
び減算して得た点Ｐ１及びＰ２となる様にし、フルスケ
ールＦ ｓ （１１１−４）及び−Ｆｓ（０００−０）
では、それぞれ入力データＸと等しくなる点Ｐ４及びＰ
５となる様にする。又、これらの中間では、データＹ１
については点Ｐ３＋Ｐｌ及びＰ４を直線で結んだものと
し、データＹ２については点Ｐ３．Ｐ２及びＰ４を直線
で結んだものとなる様にする。
データ変換回路２ではこの様なデータ変換を行う為、１
６ビツトの入力データＸのＭＳＢが“Ｏ”の範囲、即ち
入力データ（００−０）〜（０１１−１）の範囲ではス
イッチ２４をλ力鴎与２４２の側に設定する。すると、
入力データＸの上位９ビツトのうちのＭＳＢを除いた８
ビツトデータが、補正データＤとして加算器２２及び減
算器２３で、入力データＸの下位ビットに加算及び減算
される。
６ビツトの入力データＸのＭＳＢが“Ｏ”の範囲、即ち
入力データ（００−０）〜（０１１−１）の範囲ではス
イッチ２４をλ力鴎与２４２の側に設定する。すると、
入力データＸの上位９ビツトのうちのＭＳＢを除いた８
ビツトデータが、補正データＤとして加算器２２及び減
算器２３で、入力データＸの下位ビットに加算及び減算
される。
この結果点Ｐ３では入力データＸが負のフルスケール−
Ｆ ｓ （０００−０）−であるから、補正データＤは
ゼロ（００００００００）となって変換データＹ１及び
Ｙ２は入力データＸと等しくなる。
Ｆ ｓ （０００−０）−であるから、補正データＤは
ゼロ（００００００００）となって変換データＹ１及び
Ｙ２は入力データＸと等しくなる。
入力データＸが負のフルスケール−Ｆｓから増大して、
１２８（−２’）デイジット増加する毎に補正データＤ
は１デイジツト増大し、点Ｐ０では入力データＸは（０
１１−１＞であるから、補正データＤとして２５６デイ
シソトに相当する（１１１１１１１１）が加算及び減算
されて、変換データＹ。
１２８（−２’）デイジット増加する毎に補正データＤ
は１デイジツト増大し、点Ｐ０では入力データＸは（０
１１−１＞であるから、補正データＤとして２５６デイ
シソトに相当する（１１１１１１１１）が加算及び減算
されて、変換データＹ。
及びＹ２はそれぞれ点Ｐ１及びＰ２の如くなる。
次に、入力データＸのＭＳＢが”Ｉ”となる範囲、即ち
入力データ（１００−０）〜（１１１−１）の範囲では
、スイッチ２４５は入力端子２４ｂの側を選択する。す
ると、上記補正データＤが、反転回路を介して上記加算
器２２及び減算器２３に加えられる。この結果、点Ｐ。
入力データ（１００−０）〜（１１１−１）の範囲では
、スイッチ２４５は入力端子２４ｂの側を選択する。す
ると、上記補正データＤが、反転回路を介して上記加算
器２２及び減算器２３に加えられる。この結果、点Ｐ。
では入力データＸは（１０ｏ −ｏ ＞であるから、上
記補正データＤは（００００００００）であるが、反転
回路２１で反転されて２５６デイジソトに相当する反転
補正データ（１１１１１１１１）となり、これは前記補
正データＤ０に一致し、これが加算器２２及び減算器２
３で加算及び減算されて、点Ｐ１及びＰ２となる。入力
データＸが中心点Ｐ１から１２８デイジツトづつ増大す
る毎にこの反転補正データは１デイジツトづつ減少し、
入力データＸの正のフルスケールＦ ｓ （１１１−
１）では補正データＤは（１１１−１）となるので、反
転補正データは（００−Ｏ）となり、点Ｐ４に示す如＜
ｙ＋及びＹ２は一致する。
記補正データＤは（００００００００）であるが、反転
回路２１で反転されて２５６デイジソトに相当する反転
補正データ（１１１１１１１１）となり、これは前記補
正データＤ０に一致し、これが加算器２２及び減算器２
３で加算及び減算されて、点Ｐ１及びＰ２となる。入力
データＸが中心点Ｐ１から１２８デイジツトづつ増大す
る毎にこの反転補正データは１デイジツトづつ減少し、
入力データＸの正のフルスケールＦ ｓ （１１１−
１）では補正データＤは（１１１−１）となるので、反
転補正データは（００−Ｏ）となり、点Ｐ４に示す如＜
ｙ＋及びＹ２は一致する。
従って、変換データＹ１とＹ２を加算すれば入力データ
Ｘの２倍と等しく、入力信号に対して正しいリニアなア
ナログ出力が得られる。
Ｘの２倍と等しく、入力信号に対して正しいリニアなア
ナログ出力が得られる。
次に歪の減少理由について第２図を用いて説明する。今
、変換データＹ、、Ｙ２のＭＳＢが反転する点Ｐ、及び
Ｐ６では、 これらを復調したアナログ出力）’＋＋
Ｙｚ上でゼロクロス点となり、前述の様な一定のゼ
ロクロス歪Ｔを生ずる。この場合、ゼロクロス点Ｐ５で
変換データＹ１に対するゼロクロス歪が発生した時には
、他方の変換デＹ２に対するゼロクロス点Ｐ２での合成
歪率も同様に１／２となる。この様に歪は２カ所で発生
するものの、各々のレベルは１／２となり、歪み電力は
減少する。さらに、これらの歪は、入力データＸのゼロ
クロス点Ｐ０付近では発生しないので、微少入力信号時
において、前述の様に耳障りなセロクロス歪が発生する
ことはない。
、変換データＹ、、Ｙ２のＭＳＢが反転する点Ｐ、及び
Ｐ６では、 これらを復調したアナログ出力）’＋＋
Ｙｚ上でゼロクロス点となり、前述の様な一定のゼ
ロクロス歪Ｔを生ずる。この場合、ゼロクロス点Ｐ５で
変換データＹ１に対するゼロクロス歪が発生した時には
、他方の変換デＹ２に対するゼロクロス点Ｐ２での合成
歪率も同様に１／２となる。この様に歪は２カ所で発生
するものの、各々のレベルは１／２となり、歪み電力は
減少する。さらに、これらの歪は、入力データＸのゼロ
クロス点Ｐ０付近では発生しないので、微少入力信号時
において、前述の様に耳障りなセロクロス歪が発生する
ことはない。
ここでデータ変換回路２は入力データＸに対する変換デ
ータＹｌ、Ｙ２の値を全てＲＯＭに書いたものでも実現
できる。又、先に変換データＹ。
ータＹｌ、Ｙ２の値を全てＲＯＭに書いたものでも実現
できる。又、先に変換データＹ。
を上述の様にして求め、このＹ、を用いてＹ２ ＝Ｘ−
（ｙ＋ −ｘ） により変換データＹ２を求めてもよい。具体的な演算回
路自体は周知であるから省略する。
（ｙ＋ −ｘ） により変換データＹ２を求めてもよい。具体的な演算回
路自体は周知であるから省略する。
以上説明したように、ＭＳＢのＤ／Ａ変換誤差に起因す
る歪が上下に分離して各々半分となり、しかもこの歪み
は入力信号のゼロクロス点付近では発生しない。
る歪が上下に分離して各々半分となり、しかもこの歪み
は入力信号のゼロクロス点付近では発生しない。
なお、変換データＹ、、Ｙ２を時分割処理して直列デー
タとし、１つのＤ／Ａ変換器により、アナログ変換する
ことにより、アナログ出力ｙ＋＋−ｙ２を直列アナログ
データ列とし、これを２つのサンプルホールド回路を用
いて並列アナログ出力ｙｌ、−ｙ２に変換してもよい。
タとし、１つのＤ／Ａ変換器により、アナログ変換する
ことにより、アナログ出力ｙ＋＋−ｙ２を直列アナログ
データ列とし、これを２つのサンプルホールド回路を用
いて並列アナログ出力ｙｌ、−ｙ２に変換してもよい。
又、変換データＹ＋ 、Ｙｚの入力データＸに対する傾
斜も、必要に応じて種々なる値を用いてもよい。又、こ
れら変換データＹ１．Ｙ２の組を傾斜を異ならせて多数
組求めてＤ／Ａ変換し、これらを合計して例えば０組で
あれば入力データＸの２ｎ倍に相当するアナログデータ
を得る様にしてもよい。
斜も、必要に応じて種々なる値を用いてもよい。又、こ
れら変換データＹ１．Ｙ２の組を傾斜を異ならせて多数
組求めてＤ／Ａ変換し、これらを合計して例えば０組で
あれば入力データＸの２ｎ倍に相当するアナログデータ
を得る様にしてもよい。
以上の実施例ではオフセントバイナリ方式のディジタル
データについて述べたが、この他２′Ｓコンプリメンタ
リ方式あるいはす令マグニチュード方式のディジタルデ
ータについても適用出来る。
データについて述べたが、この他２′Ｓコンプリメンタ
リ方式あるいはす令マグニチュード方式のディジタルデ
ータについても適用出来る。
例えば２′Ｓコンプリメンタリは上述のオフセットバイ
ナリによるディジタルデータのＭＳＢのみを反転させた
ものであるから、このＭＳＢをデータ変換回路２の前段
で再び反転させておけばよい。
ナリによるディジタルデータのＭＳＢのみを反転させた
ものであるから、このＭＳＢをデータ変換回路２の前段
で再び反転させておけばよい。
以上説明した様に、本発明によれば、ＭＳＨに対するＤ
／Ａ変換誤差に起因する歪が少なくとも２ケ所にわかれ
各々のレベルも減少する。しかも、これらの歪は入力信
号のゼロクロス点付近では発生しないので、微少入力信
号時のＳ／Ｎ比を下げることが出来る等優れた効果を得
ることが出来る。
／Ａ変換誤差に起因する歪が少なくとも２ケ所にわかれ
各々のレベルも減少する。しかも、これらの歪は入力信
号のゼロクロス点付近では発生しないので、微少入力信
号時のＳ／Ｎ比を下げることが出来る等優れた効果を得
ることが出来る。
第一図は本発明の一実施例を示すブロック図、第２図は
その動作を説明する線図である。
その動作を説明する線図である。
Claims (1)
- 入力ディジタルデータの上位ビットデータを抜き出して
補正データとし、該補正データを上記入力ディジタルデ
ータの下位ビットに加算及び減算し第１及び第２の変換
ディジタルデータを得、該第１及び第２の変換ディジタ
ルデータから得たアナログデータを合成することを特徴
とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975588A JPH01318320A (ja) | 1988-06-17 | 1988-06-17 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975588A JPH01318320A (ja) | 1988-06-17 | 1988-06-17 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01318320A true JPH01318320A (ja) | 1989-12-22 |
| JPH0461530B2 JPH0461530B2 (ja) | 1992-10-01 |
Family
ID=15482042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14975588A Granted JPH01318320A (ja) | 1988-06-17 | 1988-06-17 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01318320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH044434U (ja) * | 1990-04-27 | 1992-01-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123228A (ja) * | 1986-11-13 | 1988-05-27 | Nippon Columbia Co Ltd | デジタルアナログ変換器 |
-
1988
- 1988-06-17 JP JP14975588A patent/JPH01318320A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123228A (ja) * | 1986-11-13 | 1988-05-27 | Nippon Columbia Co Ltd | デジタルアナログ変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH044434U (ja) * | 1990-04-27 | 1992-01-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461530B2 (ja) | 1992-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3039791B2 (ja) | Ｄａコンバータ | |
| JPS62159918A (ja) | デイザ回路 | |
| JP3168295B2 (ja) | ディジタル―アナログ変換器 | |
| EP0418184B1 (en) | Push pull double digital-to-analog converter | |
| US4594576A (en) | Circuit arrangement for A/D and/or D/A conversion with nonlinear D/A conversion | |
| JPH0469455B2 (ja) | ||
| JPH01318320A (ja) | Ｄ／ａ変換装置 | |
| JPH043519A (ja) | ディジタル−アナログ変換器のバイポーラ零点における主要ビット遷移誤差を除去するための方法及び回路 | |
| JPH073953B2 (ja) | コード変換器 | |
| JPH01165228A (ja) | Ｄａ変換装置 | |
| JPH0516739Y2 (ja) | ||
| JPH01229524A (ja) | Ｄ／ａ変換装置 | |
| JP3230227B2 (ja) | Ａ／ｄコンバータ | |
| JPH05308286A (ja) | Ｄ−ａ変換器 | |
| JP2751177B2 (ja) | ディジタル・アナログ変換装置 | |
| KR950007402Y1 (ko) | A/d변환기의 분해능 향상 회로 | |
| JPH0821858B2 (ja) | ディジタル・アナログ変換装置 | |
| JPH05227026A (ja) | デジタル・アナログ変換器 | |
| JP3044846B2 (ja) | Ｄ／ａ変換器 | |
| JPH02285813A (ja) | デジタル／アナログ変換器 | |
| JPH01170119A (ja) | ディジタル・アナログ変換装置 | |
| JPH07123214B2 (ja) | Ｄ／ａ変換装置 | |
| JPH10242864A (ja) | Ｄ／ａ変換器及び半導体集積回路 | |
| JPS6342887B2 (ja) | ||
| JPH1141100A (ja) | ディジタル・アナログ変換装置 |