JPS6342887B2 - - Google Patents
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- JPS6342887B2 JPS6342887B2 JP58092306A JP9230683A JPS6342887B2 JP S6342887 B2 JPS6342887 B2 JP S6342887B2 JP 58092306 A JP58092306 A JP 58092306A JP 9230683 A JP9230683 A JP 9230683A JP S6342887 B2 JPS6342887 B2 JP S6342887B2
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- Japan
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- signal
- circuit
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- bit
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- 238000000034 method Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデイジタル・アナログ変換器、特にデ
イジタル符号信号を荷重抵抗回路を介してアナロ
グ信号に変換するデイジタル・アナログ変換器
（以下Ｄ／Ａ変換器と呼ぶ）に係る。
イジタル符号信号を荷重抵抗回路を介してアナロ
グ信号に変換するデイジタル・アナログ変換器
（以下Ｄ／Ａ変換器と呼ぶ）に係る。
通信、計測、制御機器などにおいて、デイジタ
ル信号とアナログ信号の相互変換を行なう場合が
多い。このような変換の場合に重要なことは信号
を正確に変換し信号対雑音比（Ｓ／Ｎ比）を大き
くすると同時に信号変換器を安価にすることであ
る。
ル信号とアナログ信号の相互変換を行なう場合が
多い。このような変換の場合に重要なことは信号
を正確に変換し信号対雑音比（Ｓ／Ｎ比）を大き
くすると同時に信号変換器を安価にすることであ
る。
理論的にはデイジタル符号信号のビツト数を多
くすれば、アナログ信号とデイジタル信号の相互
変換は正確に行なえるが、しかし実際の信号変換
回路の構成において、構成回路素子の精度が高く
ない場合は、例えデイジタル符号のビツト数が多
くても、所期の変換精度を得ることができず、回
路素子の精度を向上するためには製品のコスト高
につながる。
くすれば、アナログ信号とデイジタル信号の相互
変換は正確に行なえるが、しかし実際の信号変換
回路の構成において、構成回路素子の精度が高く
ない場合は、例えデイジタル符号のビツト数が多
くても、所期の変換精度を得ることができず、回
路素子の精度を向上するためには製品のコスト高
につながる。
特に、一般によく使用されているデイジタル符
号信号によつて荷重抵抗（ダラー抵抗）回路網の
スイツチ回路を切換える方式のＤ／Ａ変換器にお
いて、量止化ステツプはわずかな量変るにすぎな
い場合でも、スイツチ回路は荷重の大きい抵抗部
の切換スイツチを駆動することになり、その時発
生するレベル変動誤差は所定の信号の変化以上と
なつてビツト数を多くして精度を向上した意味を
なくすこととなり、上記レベル変動誤差を少なく
しようとすれば、回路構成素子の精度を著しく向
上させなければならず装置のコスト高という大き
な欠点を生ずる。
号信号によつて荷重抵抗（ダラー抵抗）回路網の
スイツチ回路を切換える方式のＤ／Ａ変換器にお
いて、量止化ステツプはわずかな量変るにすぎな
い場合でも、スイツチ回路は荷重の大きい抵抗部
の切換スイツチを駆動することになり、その時発
生するレベル変動誤差は所定の信号の変化以上と
なつてビツト数を多くして精度を向上した意味を
なくすこととなり、上記レベル変動誤差を少なく
しようとすれば、回路構成素子の精度を著しく向
上させなければならず装置のコスト高という大き
な欠点を生ずる。
したがつて本発明の目的はDA変換器の信号対
雑音比の改善を目的とする。又、通常の精度の回
路素子を用いて、実質的に精度を著しく向上した
DA変換器を実現することである。
雑音比の改善を目的とする。又、通常の精度の回
路素子を用いて、実質的に精度を著しく向上した
DA変換器を実現することである。
本発明は上記目的を達成するため、デイジタル
入力信号の差分のデイジタル信号を求め、その差
分のデイジタル信号をDA変換器でアナログ量に
変換し、そのアナログ量を積分することによつて
アナログ出力信号に変換するように構成したもの
である。
入力信号の差分のデイジタル信号を求め、その差
分のデイジタル信号をDA変換器でアナログ量に
変換し、そのアナログ量を積分することによつて
アナログ出力信号に変換するように構成したもの
である。
すなわち、同一の周波数成分の信号において
は、振幅の大きい信号はサンプル毎の電圧変化が
大きく、DA変換器の分解能を微弱な信号に対す
る場合より落しても信号対雑音比は悪化しないこ
とに基きサンプル毎の電圧変化が小さいときDA
変換器の信号レベルの変化に対して信号対雑音比
を一定に保つようにしたものである。
は、振幅の大きい信号はサンプル毎の電圧変化が
大きく、DA変換器の分解能を微弱な信号に対す
る場合より落しても信号対雑音比は悪化しないこ
とに基きサンプル毎の電圧変化が小さいときDA
変換器の信号レベルの変化に対して信号対雑音比
を一定に保つようにしたものである。
以下図面を用いて、本発明を詳細に説明する。
まず、本発明の理解を容易にするため、第１図を
用いて、従来のDA変換器の基本構成を示し、そ
の動作と問題点を説明する。
まず、本発明の理解を容易にするため、第１図を
用いて、従来のDA変換器の基本構成を示し、そ
の動作と問題点を説明する。
DA変換器１は、抵抗ラダー２により、２進化
重み付けをした高精度の定電流回路３と、電流ス
イツチ４を基本とし、これに基準電圧源５と出力
増幅器６を付加した構成である。なお、７はデイ
ジタル符号信号入力端子、８はアナログ信号出力
端子である。本回路でデイジタル入力をアナログ
出力に変換する際、例えばデイジタル入力とし
て、８ビツト２進符号の01111111（10進数255）か
ら１だけ増加すると、10000000（10進数256）にな
る。このとき、２進化重み付けされた下位７ビツ
トの定電流回路の電流和と上位１ビツトの電流値
の差が、下位１ビツトの電流値に対応しなければ
ならない。このことから、抵抗ラダーや定電流回
路の精度が、実効的なビツト数を決定しており、
単にビツト数を増加しても、全体の信号レベルに
対する分解能は向上しない。
重み付けをした高精度の定電流回路３と、電流ス
イツチ４を基本とし、これに基準電圧源５と出力
増幅器６を付加した構成である。なお、７はデイ
ジタル符号信号入力端子、８はアナログ信号出力
端子である。本回路でデイジタル入力をアナログ
出力に変換する際、例えばデイジタル入力とし
て、８ビツト２進符号の01111111（10進数255）か
ら１だけ増加すると、10000000（10進数256）にな
る。このとき、２進化重み付けされた下位７ビツ
トの定電流回路の電流和と上位１ビツトの電流値
の差が、下位１ビツトの電流値に対応しなければ
ならない。このことから、抵抗ラダーや定電流回
路の精度が、実効的なビツト数を決定しており、
単にビツト数を増加しても、全体の信号レベルに
対する分解能は向上しない。
また信号の大きさがゆるやかな変化をすると
き、下位ビツトの小さな変化が、最上位ビツトの
電流スイツチを作動させ、信号の変化量に比較し
て無視できない切替ノイズを発生させる。そのた
め、従来のDA変換器は、切替ノイズ対策をしな
ければ、低雑音にならない。
き、下位ビツトの小さな変化が、最上位ビツトの
電流スイツチを作動させ、信号の変化量に比較し
て無視できない切替ノイズを発生させる。そのた
め、従来のDA変換器は、切替ノイズ対策をしな
ければ、低雑音にならない。
第３図は本発明によるDA変換器の原理的構成
を示すブロツク図である。
を示すブロツク図である。
DA変換器は、レジスタ９、引算器１０、差分
DA変換器１１、積分器１２で構成されている。
DA変換器１１、積分器１２で構成されている。
入力端子７からデイジタル信号が入力される
と、レジスタ９には、１サンプル周期前のデイジ
タル信号入力が記憶されており、引算器１０でデ
イジタル信号入力の差分が算出される。この演算
された差分のデイジタル信号は、差分の正負判定
符号と共に保持され、クロツク信号で次の差分
DA変換器１１に加えられる。１２，１３はクロ
ツク信号入力端子である。差分DA変換器１１
は、差分の正、負により正、負のアナログ信号を
出力するが、この信号に一定の基準電圧を加えた
ものを出力する。またこのときレジスタ９のデー
タは端子１３から加えられるクロツク信号で更新
される。
と、レジスタ９には、１サンプル周期前のデイジ
タル信号入力が記憶されており、引算器１０でデ
イジタル信号入力の差分が算出される。この演算
された差分のデイジタル信号は、差分の正負判定
符号と共に保持され、クロツク信号で次の差分
DA変換器１１に加えられる。１２，１３はクロ
ツク信号入力端子である。差分DA変換器１１
は、差分の正、負により正、負のアナログ信号を
出力するが、この信号に一定の基準電圧を加えた
ものを出力する。またこのときレジスタ９のデー
タは端子１３から加えられるクロツク信号で更新
される。
差分DA変換器１１の出力は、積分器１２に加
えられ、アナログ信号として折線近似の信号が取
り出される。低雑音化のためには、DA変換器の
電流スイツチ切換時に入力をOFFにすればよい。
えられ、アナログ信号として折線近似の信号が取
り出される。低雑音化のためには、DA変換器の
電流スイツチ切換時に入力をOFFにすればよい。
第４図は、本発明によるDA変換器の出力信号
波形を示す。曲線１４は、デイジタル信号入力を
従来方式のDA変換器でアナログ信号に変換した
ときの理想的波形、点線で示す曲線１５は、本発
明のDA変換器を用いたときの信号波形である。
信号波形は折線近似であり、クロツクパルスごと
の直線の勾配は、デイジタル信号波形の増加分に
比例している。積分器の時定数を変化したときの
アナログ出力は、曲線１６のように振幅が変化す
るが、波形は全く同じである。なおアナログ信号
出力はクロツク信号の周期だけ遅れる。
波形を示す。曲線１４は、デイジタル信号入力を
従来方式のDA変換器でアナログ信号に変換した
ときの理想的波形、点線で示す曲線１５は、本発
明のDA変換器を用いたときの信号波形である。
信号波形は折線近似であり、クロツクパルスごと
の直線の勾配は、デイジタル信号波形の増加分に
比例している。積分器の時定数を変化したときの
アナログ出力は、曲線１６のように振幅が変化す
るが、波形は全く同じである。なおアナログ信号
出力はクロツク信号の周期だけ遅れる。
本発明のDA変換器は、サンプル毎の変化量に
対し、差分DA変換器の有効桁を当てることがで
きるので、飛躍的に高精細化できると同時に、最
小ビツトの変化量に対しても階段変化の代りに折
線による忠実かつ滑らかな信号の再生が可能であ
る。
対し、差分DA変換器の有効桁を当てることがで
きるので、飛躍的に高精細化できると同時に、最
小ビツトの変化量に対しても階段変化の代りに折
線による忠実かつ滑らかな信号の再生が可能であ
る。
本発明の特徴は、折線の勾配を決定する際、大
振幅の信号、正確に言えばサンプル毎の電圧変化
量の大きい信号に対しては、DA変換の際に大き
い絶対誤差を許容し、弱い信号に対しては、絶対
誤差を小さくし、信号対雑音比の改善を行なうの
である。
振幅の信号、正確に言えばサンプル毎の電圧変化
量の大きい信号に対しては、DA変換の際に大き
い絶対誤差を許容し、弱い信号に対しては、絶対
誤差を小さくし、信号対雑音比の改善を行なうの
である。
第５図は本発明によるDA変換器の一実施例の
回路図を示す。
回路図を示す。
このDA変換器は、16ビツトのデイジタル入力
をアナログ出力に変換する高精度なもので、通常
精度の８ビツトDA変換器を２個使用して構成さ
れる。
をアナログ出力に変換する高精度なもので、通常
精度の８ビツトDA変換器を２個使用して構成さ
れる。
16ビツトのデイジタル入力信号が入力端子７を
介して16ビツトのレジスタ９および引算器１０、
上位８ビツト用のDA変換器１１−２及び下位８
ビツト用のDA変換器１１−１、抵抗R1およびR2
からなる分圧器１４、加算器１５、積分器８、積
分器の直流出力ドリフトを補償するための差動増
幅器１６，１９、基準電圧発生回路２４、低域通
過フイルタ２５（R4とC2で構成されている。）高
域通過フイルタ１８（R6とC3で構成されてい
る。）、低域通過フイルタ２１（R7とC4で構成さ
れている）、加算回路２０、直流再生用DA変換
器２２で構成されている。
介して16ビツトのレジスタ９および引算器１０、
上位８ビツト用のDA変換器１１−２及び下位８
ビツト用のDA変換器１１−１、抵抗R1およびR2
からなる分圧器１４、加算器１５、積分器８、積
分器の直流出力ドリフトを補償するための差動増
幅器１６，１９、基準電圧発生回路２４、低域通
過フイルタ２５（R4とC2で構成されている。）高
域通過フイルタ１８（R6とC3で構成されてい
る。）、低域通過フイルタ２１（R7とC4で構成さ
れている）、加算回路２０、直流再生用DA変換
器２２で構成されている。
抵抗分圧器１４は、下位ビツト用DA変換器１
１−１の出力電圧を256分の１に分割するもので、
より正確に言えば、DA変換器１１−１の最上位
ビツトの電圧ステツプが、上位ビツトDA変換器
１１−２の最下位ビツトの電圧ステツプの２分の
１になるようにするものである。
１−１の出力電圧を256分の１に分割するもので、
より正確に言えば、DA変換器１１−１の最上位
ビツトの電圧ステツプが、上位ビツトDA変換器
１１−２の最下位ビツトの電圧ステツプの２分の
１になるようにするものである。
これによつて、DA変換器１１−１，１１−２
は最大電圧に対する分解能よりもビツト数を増加
した16ビツトの差分DA変換器を構成する。この
８ビツト精度の部品で構成した差分DA変換器
は、単体としては、最大出力電圧に対し８ビツト
の分解能しか持たないが、本実施例の差分DA変
換積分方式で使用するとき、Ｎ信号においては上
位ビツトの電流スイツチが動作せず変化量に対し
最大８ビツトの精度を持つことになる。
は最大電圧に対する分解能よりもビツト数を増加
した16ビツトの差分DA変換器を構成する。この
８ビツト精度の部品で構成した差分DA変換器
は、単体としては、最大出力電圧に対し８ビツト
の分解能しか持たないが、本実施例の差分DA変
換積分方式で使用するとき、Ｎ信号においては上
位ビツトの電流スイツチが動作せず変化量に対し
最大８ビツトの精度を持つことになる。
すなわち、このDA変換器は、信号の交流分に
対し、実質的に16ビツトで正しく動作する。直流
分として、例えば、10Hz以下まで再生する場合
は、図の如く、それぞれのフイルタ２１（R7と
C4で構成）とDA変換器２２及び加算回路２０を
付加し、直流分を８ビツトの精度で再生すること
ができる。
対し、実質的に16ビツトで正しく動作する。直流
分として、例えば、10Hz以下まで再生する場合
は、図の如く、それぞれのフイルタ２１（R7と
C4で構成）とDA変換器２２及び加算回路２０を
付加し、直流分を８ビツトの精度で再生すること
ができる。
なお、通信に用いられる信号の場合、直流分は
不要で上記Ｄ／Ａ変換器、フイルタ２１および加
算回路２０は省略しても良い。
不要で上記Ｄ／Ａ変換器、フイルタ２１および加
算回路２０は省略しても良い。
なお、上記実施例においては下位ビツトの信号
出力は、256分の１の分圧器１４を通す構成であ
るが、入力の時間をパルスで等価的に等しくなる
ようにしてもよい。
出力は、256分の１の分圧器１４を通す構成であ
るが、入力の時間をパルスで等価的に等しくなる
ようにしてもよい。
これらの場合、上位ビツト（又は上位及び下位
ビツト）のアナログ出力は、ホールド回路を用い
て積分時間を長くすれば出力電圧のステツプ的変
化が避けられる。
ビツト）のアナログ出力は、ホールド回路を用い
て積分時間を長くすれば出力電圧のステツプ的変
化が避けられる。
上記実施例では、８ビツトのDA変換器を２個
使用したが、最初から同じ精度の構成部品でビツ
ト数のみ増加した、16ビツト差分DA変換器を使
用すればよいのはもちろんのことである。
使用したが、最初から同じ精度の構成部品でビツ
ト数のみ増加した、16ビツト差分DA変換器を使
用すればよいのはもちろんのことである。
また本方式によれば、サンプリング時間を早く
すれば一般に信号電圧の変化量が減少し、レジス
タのビツト数よりも差分DA変換器のビツト数を
大幅に低減させることが可能である。
すれば一般に信号電圧の変化量が減少し、レジス
タのビツト数よりも差分DA変換器のビツト数を
大幅に低減させることが可能である。
また本実施例でDA変換器を２個使用した代り
に、時分割で、デイジタル信号入力の上位ビツト
と下位ビツトを遂次処理し、それぞれ積分器に入
力すればよい。
に、時分割で、デイジタル信号入力の上位ビツト
と下位ビツトを遂次処理し、それぞれ積分器に入
力すればよい。
又、本発明によるDA変換器は、当然DA変換
器の部分復号回路にも使用されるもので第６図
は、本発明のDA変換器を用いて、DA変換器を
構成した実施例を示す。
器の部分復号回路にも使用されるもので第６図
は、本発明のDA変換器を用いて、DA変換器を
構成した実施例を示す。
DA変換器は、DA変換器１、遂次比較用のレ
ジスタおよび制御論理回路２６、比較器２７から
構成される。動作は、一般によく知られているも
ので、ビツト単位でDA変換器を動作させ、その
出力を比較器を使つて、未知の入力アナログ信号
と比較し、変換を行うものである。なお、２８は
アナログ信号入力端子、２９は変換されたデイジ
タル出力端子である。
ジスタおよび制御論理回路２６、比較器２７から
構成される。動作は、一般によく知られているも
ので、ビツト単位でDA変換器を動作させ、その
出力を比較器を使つて、未知の入力アナログ信号
と比較し、変換を行うものである。なお、２８は
アナログ信号入力端子、２９は変換されたデイジ
タル出力端子である。
一般に通信に用いられる信号の場合、直流分は
不要で上述する如く、本発明によるDA変換器は
既存の安価な４〜８ビツトのDA変換器に使用さ
れている回路構成素子を用いて、２倍又はそれ以
上の高精度のDAあるいはDA変換器を構成する
ことができ、高精度の集積化されたADあるいは
DA変換器を実現することが可能となる。
不要で上述する如く、本発明によるDA変換器は
既存の安価な４〜８ビツトのDA変換器に使用さ
れている回路構成素子を用いて、２倍又はそれ以
上の高精度のDAあるいはDA変換器を構成する
ことができ、高精度の集積化されたADあるいは
DA変換器を実現することが可能となる。
第１図は従来のDA変換器のブロツク図、第２
図はDA変換動作説明のためのデイジタル信号の
説明図、第３図は本発明によるDA変換器の原理
的構成を示すブロツク図、第４図は本発明の動作
説明のための波形図、第５図は本発明によるDA
変換器の一実施例の回路図、第６図は本発明によ
るDA変換器を使用したAD変換器のブロツク図
である。 １……DA変換器、２……抵抗ラダー、３……
定電流回路、４……スイツチ、５……基準電圧
源、６……増幅器、７……デイジタル信号入力端
子、８……アナログ信号出力端子、９……レジス
タ、１０……引算器、１１……差分DA変換器、
１２……積分器。
図はDA変換動作説明のためのデイジタル信号の
説明図、第３図は本発明によるDA変換器の原理
的構成を示すブロツク図、第４図は本発明の動作
説明のための波形図、第５図は本発明によるDA
変換器の一実施例の回路図、第６図は本発明によ
るDA変換器を使用したAD変換器のブロツク図
である。 １……DA変換器、２……抵抗ラダー、３……
定電流回路、４……スイツチ、５……基準電圧
源、６……増幅器、７……デイジタル信号入力端
子、８……アナログ信号出力端子、９……レジス
タ、１０……引算器、１１……差分DA変換器、
１２……積分器。
Claims (1)
- 【特許請求の範囲】 １ デイジタル入力信号の変化分を算出する第１
の回路と、上記第１の回路のデイジタル出力信号
をアナログ信号に変換する第２の回路と、上記第
２の回路の出力を積分する回路とを具備して構成
されたことを特徴とするデイジタル・アナログ変
換器。 ２ 第１項記載のデイジタル・アナログ変換器に
おいて、上記第２の回路は固有の構成部品の精度
から決る分解能に対応したビツト数よりも多いビ
ツト数に増加したことを特徴とするデイジタル・
アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230683A JPS58218227A (ja) | 1983-05-27 | 1983-05-27 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230683A JPS58218227A (ja) | 1983-05-27 | 1983-05-27 | デイジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218227A JPS58218227A (ja) | 1983-12-19 |
| JPS6342887B2 true JPS6342887B2 (ja) | 1988-08-26 |
Family
ID=14050719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230683A Granted JPS58218227A (ja) | 1983-05-27 | 1983-05-27 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218227A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177411A (ja) * | 1999-12-17 | 2001-06-29 | Sakai Yasue | デジタル−アナログ変換器 |
| JP5875491B2 (ja) * | 2012-09-13 | 2016-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418117Y2 (ja) * | 1974-05-17 | 1979-07-10 |
-
1983
- 1983-05-27 JP JP9230683A patent/JPS58218227A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58218227A (ja) | 1983-12-19 |
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