JPH0289288A

JPH0289288A - 半導体メモリ

Info

Publication number: JPH0289288A
Application number: JP63241510A
Authority: JP
Inventors: Kazuhiro Sawada; 沢田　和宏; Takayasu Sakurai; 貴康桜井; Kazutaka Nogami; 一孝野上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-27
Filing date: 1988-09-27
Publication date: 1990-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体メモリに係り、特に例えば有効ビットフ
ラグを保持するメモリセルの内容をセットまたはクリア
する機能を有する半導体メモリに関する。

（従来の技術）従来、半導体メモリに対して一部のメモリセルの内容を
クリアする機能を持たせる場合、第９図に示すようなス
タティック型のシングルポート・メモリセルＳＭを用い
て、第８図に示すようにメモリブレーンを構成していた
。ここで、Ｖｃｃは電源電位、ＶＳＳは接地電位、ＢＬ
およびＢＬはビット線対、ＷＬ１〜ＷＬｎはワード線、
ＲＤはローデコーダ、ＣＬはクリア信号線、ＯＲＩ〜Ｏ
Ｒｎはオアゲート、８１はビット線負荷回路、８２はセ
ンスアンプ・ライト回路である。

上記メモリのクリア動作に際しては、第１０図に示すよ
うに、通常のメモリセルアクセスに必要なワード線駆動
信号であるローデコーダ出力とクリア信号とのオア論理
をとって所望のメモリセルＳ　Ｍを活性化し、その後、
メモリセルＳＭに接続されているビット線対ＢＬ、ＢＬ
を“０″書込み（クリア）のレベルに制御し、選択メモ
リセルＳＭの内部ノード対ＮＳＮが“０”状態となるよ
うに書込む。

しかし、上記したメモリは、高速化の要求の高いメモリ
アクセスの経路に、アクセスに余分なりリア機能のため
のオアゲートＯＲ１〜ＯＲｎが挿入されでいるので、ア
クセス・スピードが悪化するという問題がある。また、
クリア動作に際してビット線対ＢＬ、ＢＬの電位を制御
する必要が生じるので、制御回路が複雑になるという問
題もある。

（発明が解決しようとする課題）本発明は、上記したように高速化の要求の高いメモリア
クセスの経路にクリア機能のためのゲートが挿入されて
いるのでアクセス・スピードが悪化し、また、クリア動
作に際してビット線対の電位を制御する必要が生じるの
で制御回路が複雑になるという問題点を解決すべくなさ
れたもので、アクセス・スピードを悪化させることなく
、複雑な制御回路を必要とせずに、所定のメモリセルの
全部を一括してまたは一部に対して選択的にメモリセル
内容のセットまたはクリアし得る機能を有する半導体メ
モリを提供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明の半導体メモリは、メモリセルの少なくとも一部
にスタティック型デュアルポート・メモリセルが用いら
れこのデュアルポート・メモリセルに第１ポート用のワ
ード線およびビット線対と第２ポート用のワード線およ
びビット線対が接続され、前記第２ポート用のビット線
対は一方のビット線が電源７ｕ位に接続され、他方のビ
ット線が接地電位に接続され、前記デュアルポート・メ
モリセルに対する通常のリード／ライト時には前記第１
ポート用のワード線およびビット線対が使用され、メモ
リセル内容のセット時またはクリア時には前記第２ポー
ト用のワード線にセット信号またはクリア信号が印加さ
れるように構成されてなることを特徴とする。

（作用）デュアルポート・メモリセルに対する通常のリード／ラ
イト動作と、メモリセル内容のセット動作またはクリア
動作とが、前記第１ポート用のワード線およびビット線
対と第２ポート用のワード線およびビット線対とにより
分離されるので、通常のリード／ライト動作に悪影響を
与えることなく、デュアルポート・メモリセルの全部を
一括してまたは一部に対して選択的にメモリセル内容を
セットまたはクリアすることが容易になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はスタティック型ＲＡＭ　（ランダムアクセスメ
モリ）の一部を示しており、Ｃ１１〜Ｃｎｍはスタティ
ック型デュアルポート・メモリセルである。これらのデ
ュアルポート・メモリセルＣ１ｌ〜Ｃｎｍは、それぞれ
第２図（ａ）に示すように、フリップフロップ（負荷用
の２個の高抵抗Ｒ１およびＲ２と、クロス接続された駆
動用の２個のＮ型ＭＯＳトランジスタＮ１およびＮ２と
からなる）ＦＦがＶｃｃ電源と接地端との間に接続され
、このフリップフロップＦＦの一対の入出力ノード（Ｎ
、Ｎ）にトランスファゲート用の第１のＮ型ＭＯＳトラ
ンジスタ対（ＴＩ、Ｔ２）の各一端が接続され、同じく
フリップフロップＦＦの一対の人出力ノード（Ｎ、Ｎ）
にトランスファゲート用の第２のＮ型ＭＯ５）ランジス
タ対（Ｔ３、Ｔ４）の各一端が接続されてなる。

第１のＮ型ＭＯＳトランジスタ対（ＴＩ、Ｔ２）の各ゲ
ートおよび各他端は、対応して第１ポート用のワード線
ＷＬＩおよびビット線対（ＢＬＩ、ＢＬＩ）に接続され
ている。第２のＮ型ＭＯＳトランジスタ対（Ｔ３、Ｔ４
）の各ゲートおよび各他端は、対応して第２ポート用の
ワード線ＷＬ２およびビット線対（ＢＬ２、ＢＬ２）に
接続されている。従って、デュアルポート・メモリセル
Ｃ１ｌ〜Ｃｎｍに対して、第１ポートによるり−ド／ラ
イト動作と第２ポートによるリード／ライト動作とをそ
れぞれ独立して行うことが可能になっている。そして、
第２ポート用のビット線対（ＢＬ２、ＢＬ２）のうちの
一方のビット線が電源Ｔｕ位Ｖｃｃに接続され、他方の
ビット線が接地電位Ｖｓｓに接続されている。

ここで、メモリセルＣ１１〜Ｃｎｍは、前記−対の人出
力ノード、つまり、一対の内部ノード（Ｎ、Ｎ）が各対
応して（高レベル、低レベル）の状態が“１”状態（セ
ット状態）された状態であり、その逆の状態が“０”状
態（クリア状態）である。本例では、第２ポートによっ
てクリア動作を行うものであり、第３図に示すように、
メモリセルの内容が“１“状態のときに高レベルとなる
内部ノードＮにトランスファゲート用の第２のＮ型ＭＯ
ＳトランジスタＴ３を介して接続されているビット線Ｂ
Ｌ２がＶＳＳ電位に接続されており、メモリセルの内容
が上記“１”状態のときに低レベルとなる内部ノードＮ
にトランスファゲート用の第２のＮ型ＭＯＳトランジス
タＴ４を介して接続されているビット線ＢＬ２がＶＣＣ
電位に接続されている。

なお、第２図（ａ）に示したデュアルポート・メモリセ
ルＣ１ｌ〜Ｃｎｍにおける負荷用の２個の高抵抗Ｒ１お
よびＲ２に代えて、第２図（ｂ）に示すようにクロス接
続された負荷用の２個のＰ型ＭＯＳトランジスタＰ１お
よびＲ２を用いてもよい。

第１図において、メモリセルＣ１ｌ〜Ｃｎｍはｎ行×ｍ
列の行列状に配置されており、第３図に示すように、同
一行のメモリセルの第１ポート用のワード線ＷＬＩは共
通にローデコーダＲＤに接続されており、各行のメモリ
セルの第２ポート用のワード線ＷＬ２には、クリア信号
線ＣＬが共通に接続されている。また、同一列のメモリ
セルの第１ポート用のビット線対（ＢＬＩ、ＢＬＩ）に
は、共通にビット線負荷回路１１およびセンスアンプ・
ライト回路１２が接続されている。そして、クリア信号
線ＣＬには一括クリア信号が与えられる。

次に、上記メモリにおけるデュアルポート・メモリセル
Ｃ１１〜Ｃｎｍに対するアクセス動作について説明する
。デュアルポート・メモリセルＣ１ｌ〜Ｃｎｍに対する
通常のリード／ライト動作とメモリセル内容のクリア動
作とは、第１ポート用のワード線ＷＬ１およびビット線
対（ＢＬＩ、ＢＬＩ）と第２ポート用のワード線ＷＬ２
およびビット線対（ＢＬ２、ＢＬ２）とにより分前され
て独立して行われる。即ち、通常のリード／ライト動作
時には、ローデコーダ出力により直接に特定行のワード
線が選択駆動されるので、通常のメモリと同様に高速の
リード／ライトが可能である。

また、メモリセル内容のクリア動作時には、括書込み（
本例では一括クリア）要求信号生成時に一括クリア信号
が活性化（本例では“１”レベル）して各メモリセルＣ
１ｌ〜Ｃｎｍに共通に与えられるので、各メモリセルＣ
１ｌ〜Ｃｎｍはそれぞれトランスファゲート用の第２の
Ｎ！４２Ｍ０ＳトランジスタＴ３がオンになり、内部ノ
ードＮが第２のＮ型ＭＯＳトランジスタＴ３およびビッ
ト線ＢＬ２を介してＶ　ｓｓ？ｌｓ位に接続されてクリ
アされる。従って、通常のリード／ライト動作に悪影響
を与えることなく、容易にデュアルポート・メモリセル
Ｃ１１〜Ｃｎｍの全部に対してメモリセル内容の一括ク
リアが可能になる。

なお、デュアルポートΦメモリセルＣ１１〜Ｃｎｍはシ
ングルポート争メモリセルに対してパターン面積が約２
倍大きくなるので、デュアルポート・メモリセルＣ１ｌ
〜Ｃｎｍを用いたメモリのチップ面積が増大する。しか
し、従来例のようにシングルポート・メモリセルＳＭを
用いてクリア機能を持たせる場合には、ローデコーダ出
力とクリア信号とのオア論理をとるオアゲー）ＯＲＩ〜
ＯＲｎを必要とするのでので、やはりメモリのチップ面
積が増大する。

ここで、クリア機能に対する要求の高い有効ビットフラ
グを保持するためのメモリでは、１つのワード線に４ビ
ット程度接続される構成が多いことから、この場合にお
ける本実施例と従来例とについてパターン面積を比較す
る。先ず、本実施例では、第４図（ａ）に示すように、
１つの行に４つのデュアルポート・メモリセル（例えば
ＣＩｌ〜Ｃ１４）が接続されており、１つのデュアルポ
ート・メモリセルのパターン面積を２８で表すと、１つ
の行で必要とするパターン面積は８Ｓである。

これに対して、従来例では、第４図（ｂ）に示すように
、１つの行に１つのオアゲートＯＲと４つのシングルポ
ート・メモリセルＳＭが接続されている。このオアゲー
トＯＲを実現するためには、通常は１つのシングルポー
ト争メモリセルＳＭのパターン面積Ｓの８倍を必要とし
、１つの行で必要とするパターン面積は８Ｓ＋４Ｓ−１
２Ｓになる。即ち、本実施例では従来例よりもパターン
面積が小さくて済む。

なお、デュアルポート・メモリセルＣ１ｌ〜Ｃｎｍに対
して第２ポートによってデータセット動作を行う場合に
は、メモリセルの内容が“１”状態のときに高レベルと
なる内部ノードＮにトランスファゲート用の第２のＮ型
ＭＯ３）ランジスタＴ３を介して接続されているビット
線ＢＬ２を■ｃｃ電位に接続し、メモリセルの内容が上
記“１”状態のときに低レベルとなる内部ノードＮにト
ランスファゲート用の第２のＮ型ＭＯＳトランジスタＴ
４を介して接続されているビット線ＢＬ２をＶＳＳ電位
に接続し、一括クリア信号に代えてデータセット信号を
用いるようにすればよい。

上記実施例では、デュアルポート・メモリセルＣ１１〜
Ｃｎｍの全部を一括してクリアしたが、デュアルポート
・メモリセルＣ１ｌ〜Ｃｎｍの全部を一括して、または
、一部に対して選択的にメモリセル内容のクリアを行う
には、例えば第５図に示すように変更実施すればよい。

即ち、第５図に示すメモリは、第１図に示したメモリと
比べて、各行に連想メモリセルＩ　Ｍ　１〜ｌ　Ｍ　ｎ
が１個づつ設けられると共に各行に対応してオアゲート
ＯＲＩ〜ＯＲｎが１個づつ設けられており、各行のオア
ゲートＯＲＩ〜ＯＲｎには対応する連想メモリセルＩＭ
Ｉ〜Ｉ　Ｍ　ｎの内容と検索信号とが一致した場合に生
成される検索一致信号および一括クリア信号が入力し、
そのオア出力が対応する行のデュアルポート・メモリセ
ルのクリア信号入力となる点が異なる。

なお、メモリの大容量化に伴ってメモリセルアレイの行
数が増加すると、同一カラムに接続されるデュアルポー
ト・メモリセル数が増加する。このため、一括クリア時
にＶｃｃｆＫ源から同一カラムのビット線ＢＬ２を介し
て各デュアルポート・メモリセルに流れ込むピーク電流
が増大し、ビット線ＢＬ２　（通常はアルミニウム配線
）がエレク］・ロマイグレーションにより断線してしま
うことが考えられる。これを避けるためには、第６図に
示すように、Ｖｃｃ電源とビット線ＢＬ２との間にゲー
トが接地されたＰ型ＭＯ３ｈランジスタＴＰを挿入して
ピーク電流値を制限すればよい。この場合、ＭＯＳ）ラ
ンジスタＴＰの挿入によりクリア時間は若干増加するが
、一般的にクリア動作は高速性が要求されていないので
問題はない。

また、上記各実施例は、メモリセルの全てがデュアルポ
ート・メモリセルである場合を示したが、例えば第７図
に示すように、キャッンユメモリの各アドレスに対応す
る１効ビットフラグ用のメモリセルのみにデュアルポー
ト・メモリセルＣ１を用いて、前記したように一括クリ
アまたは選択的なりリアを行うことができる。ここで、
ＷＬｌはワード線、ＳＭ、・・・はシングルポート・メ
モリセル、（ＢＬＳＢＬ）はシングルポート・メモリセ
ルに接続されているビット線対、ＣＬはクリア信号線で
ある。

［発明の効果］上述したように本発明によれば、アクセス・スピードを
悪化させることなく、複雑な制御回路を必要とせずに、
所定のメモリセルの全部を一括してまたは一部に対して
選択的にメモリセル内容のセットまたはクリアし得る機
能を有する半導体メモリを実現できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例を示す構成説
明図、第２図（ａ）は第１図中のデュアルポート・メモ
リセルの一例を示す回路図、第２図（ｂ）は同図（ａ）
のデュアルポート拳メモリセルの変形例を示す回路図、
第３図は第１図中のメモリセルアレイの一行分を取出し
て示す回路図、第４図（ａ）および（ｂ）はメモリセル
アレイの一行に４個のメモリセルが接続される場合にお
ける第１図のメモリおよび従来例のメモリにおけるメモ
リセルアレイの一行分を取出して示す回路図、第５図は
本発明の半導体メモリの他の実施例を示す構成説明図、
第６図は第１図および第５図のメモリにおけるメモリセ
ルアレイの一列分を取出して示す回路図、第７図は本発
明の半導体メモリのさらに他の実施例を示す構成説明図
、第８図は従来のクリア機能を有する半導体メモリを示
す構成説明図、第９図は第８図中のシングルポート・メ
モリセルを示す回路図、第１０図は第８図のメモリの動
作を示すタイミング波形図である。Ｃ１１〜Ｃｎｍ５Ｃ１〜Ｃｎ−・−デュアルポート・メ
モリセル、ＦＦ・・・フリップフロップ、Ｒ１、Ｒ２・
・・負荷用の高抵抗、Ｎ１、Ｎ２・・・駆動用のＮ型Ｍ
ＯＳトランジスタ、Ｎ、、Ｎ・・・フリップフロップの
入出力ノード、Ｔ１、Ｔ２・・・トランスファゲート用
の第１のＮＴＪ１ＭＯＳトランジスタ対、Ｔ３、Ｔ４・
・・トランスファゲート用の第２のＮ型ＭＯＳトランジ
スタ対、ＷＬｌ・・・、第１ポート用のワード線、ＢＬ
Ｉ、ＢＬＩ・・・第１ポート用のビット線対、ＷＬ２・
・・第２ポート用のワード線、ＢＬ２、ＢＬ２・・・第
２ポート用のビット線対、Ｐｌ、Ｒ２・・・負荷用のＰ
型ＭＯＳ）ランジスタ、ＲＤ・・・ローデコーダ、ＣＬ
・・・クリア信号線、１１・・・ビット線負荷回路、１
２・・・センスアンプ・ライト回路、ＯＲ１〜ＯＲｎ・
・・オアゲート、ＩＭＩ〜Ｉ　Ｍ　ｎ・・・連想メモリ
セル、ＴＰ・・・ピーク電流値制限用のＰ型ＭＯ３）ラ
ンジスタ。篇１図

Claims

【特許請求の範囲】

（１）メモリセルの少なくとも一部にスタティック型デ
ュアルポート、メモリセルが用いられこのデュアルポー
ト・メモリセルに第１ポート用のワード線およびビット
線対と第２ポート用のワード線およびビット線対が接続
され、前記第２ポート用のビット線対は一方のビット線が電源
電位に接続され、他方のビット線が接地電位に接続され
、前記デュアルポート・メモリセルに対する通常のリード
／ライト時には前記第１ポート用のワード線およびビッ
ト線対が使用され、メモリセル内容のセット時またはク
リア時には前記第２ポート用のワード線にセット信号ま
たはクリア信号が印加されるように構成されてなること
を特徴とする半導体メモリ。
（２）前記スタティック型デュアルポート・メモリセル
は複数個有り、この複数個のデュアルポート・メモリセ
ルの全部に共通にまたは一部に前記セット信号またはク
リア信号が印加されることを特徴とする請求項１記載の
半導体メモリ。
（３）前記複数個のデュアルポート・メモリセルの全部
に共通に印加されるセット信号またはクリア信号は、一
括書込み要求信号生成時に活性化され、前記複数個のデ
ュアルポート・メモリセルの一部に印加されるセット信
号またはクリア信号は、連想メモリセルの検索一致信号
生成時にされることを特徴とする請求項２記載の半導体
メモリ。
（４）前記第２ポート用のビット線対のうちの前記一方
のビット線は、ゲートが接地電位に接続されているＰ型
ＭＯＳトランジスタを介して前記電源電位に接続されて
いることを特徴とする請求項１記載の半導体メモリ。