JPH0289288A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0289288A JPH0289288A JP63241510A JP24151088A JPH0289288A JP H0289288 A JPH0289288 A JP H0289288A JP 63241510 A JP63241510 A JP 63241510A JP 24151088 A JP24151088 A JP 24151088A JP H0289288 A JPH0289288 A JP H0289288A
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- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
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- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体メモリに係り、特に例えば有効ビットフ
ラグを保持するメモリセルの内容をセットまたはクリア
する機能を有する半導体メモリに関する。
ラグを保持するメモリセルの内容をセットまたはクリア
する機能を有する半導体メモリに関する。
(従来の技術)
従来、半導体メモリに対して一部のメモリセルの内容を
クリアする機能を持たせる場合、第9図に示すようなス
タティック型のシングルポート・メモリセルSMを用い
て、第8図に示すようにメモリブレーンを構成していた
。ここで、Vccは電源電位、VSSは接地電位、BL
およびBLはビット線対、WL1〜WLnはワード線、
RDはローデコーダ、CLはクリア信号線、ORI〜O
Rnはオアゲート、81はビット線負荷回路、82はセ
ンスアンプ・ライト回路である。
クリアする機能を持たせる場合、第9図に示すようなス
タティック型のシングルポート・メモリセルSMを用い
て、第8図に示すようにメモリブレーンを構成していた
。ここで、Vccは電源電位、VSSは接地電位、BL
およびBLはビット線対、WL1〜WLnはワード線、
RDはローデコーダ、CLはクリア信号線、ORI〜O
Rnはオアゲート、81はビット線負荷回路、82はセ
ンスアンプ・ライト回路である。
上記メモリのクリア動作に際しては、第10図に示すよ
うに、通常のメモリセルアクセスに必要なワード線駆動
信号であるローデコーダ出力とクリア信号とのオア論理
をとって所望のメモリセルS Mを活性化し、その後、
メモリセルSMに接続されているビット線対BL、BL
を“0″書込み(クリア)のレベルに制御し、選択メモ
リセルSMの内部ノード対NSNが“0”状態となるよ
うに書込む。
うに、通常のメモリセルアクセスに必要なワード線駆動
信号であるローデコーダ出力とクリア信号とのオア論理
をとって所望のメモリセルS Mを活性化し、その後、
メモリセルSMに接続されているビット線対BL、BL
を“0″書込み(クリア)のレベルに制御し、選択メモ
リセルSMの内部ノード対NSNが“0”状態となるよ
うに書込む。
しかし、上記したメモリは、高速化の要求の高いメモリ
アクセスの経路に、アクセスに余分なりリア機能のため
のオアゲートOR1〜ORnが挿入されでいるので、ア
クセス・スピードが悪化するという問題がある。また、
クリア動作に際してビット線対BL、BLの電位を制御
する必要が生じるので、制御回路が複雑になるという問
題もある。
アクセスの経路に、アクセスに余分なりリア機能のため
のオアゲートOR1〜ORnが挿入されでいるので、ア
クセス・スピードが悪化するという問題がある。また、
クリア動作に際してビット線対BL、BLの電位を制御
する必要が生じるので、制御回路が複雑になるという問
題もある。
(発明が解決しようとする課題)
本発明は、上記したように高速化の要求の高いメモリア
クセスの経路にクリア機能のためのゲートが挿入されて
いるのでアクセス・スピードが悪化し、また、クリア動
作に際してビット線対の電位を制御する必要が生じるの
で制御回路が複雑になるという問題点を解決すべくなさ
れたもので、アクセス・スピードを悪化させることなく
、複雑な制御回路を必要とせずに、所定のメモリセルの
全部を一括してまたは一部に対して選択的にメモリセル
内容のセットまたはクリアし得る機能を有する半導体メ
モリを提供することを目的とする。
クセスの経路にクリア機能のためのゲートが挿入されて
いるのでアクセス・スピードが悪化し、また、クリア動
作に際してビット線対の電位を制御する必要が生じるの
で制御回路が複雑になるという問題点を解決すべくなさ
れたもので、アクセス・スピードを悪化させることなく
、複雑な制御回路を必要とせずに、所定のメモリセルの
全部を一括してまたは一部に対して選択的にメモリセル
内容のセットまたはクリアし得る機能を有する半導体メ
モリを提供することを目的とする。
[発明の構成コ
(課題を解決するための手段)
本発明の半導体メモリは、メモリセルの少なくとも一部
にスタティック型デュアルポート・メモリセルが用いら
れこのデュアルポート・メモリセルに第1ポート用のワ
ード線およびビット線対と第2ポート用のワード線およ
びビット線対が接続され、前記第2ポート用のビット線
対は一方のビット線が電源7u位に接続され、他方のビ
ット線が接地電位に接続され、前記デュアルポート・メ
モリセルに対する通常のリード/ライト時には前記第1
ポート用のワード線およびビット線対が使用され、メモ
リセル内容のセット時またはクリア時には前記第2ポー
ト用のワード線にセット信号またはクリア信号が印加さ
れるように構成されてなることを特徴とする。
にスタティック型デュアルポート・メモリセルが用いら
れこのデュアルポート・メモリセルに第1ポート用のワ
ード線およびビット線対と第2ポート用のワード線およ
びビット線対が接続され、前記第2ポート用のビット線
対は一方のビット線が電源7u位に接続され、他方のビ
ット線が接地電位に接続され、前記デュアルポート・メ
モリセルに対する通常のリード/ライト時には前記第1
ポート用のワード線およびビット線対が使用され、メモ
リセル内容のセット時またはクリア時には前記第2ポー
ト用のワード線にセット信号またはクリア信号が印加さ
れるように構成されてなることを特徴とする。
(作用)
デュアルポート・メモリセルに対する通常のリード/ラ
イト動作と、メモリセル内容のセット動作またはクリア
動作とが、前記第1ポート用のワード線およびビット線
対と第2ポート用のワード線およびビット線対とにより
分離されるので、通常のリード/ライト動作に悪影響を
与えることなく、デュアルポート・メモリセルの全部を
一括してまたは一部に対して選択的にメモリセル内容を
セットまたはクリアすることが容易になる。
イト動作と、メモリセル内容のセット動作またはクリア
動作とが、前記第1ポート用のワード線およびビット線
対と第2ポート用のワード線およびビット線対とにより
分離されるので、通常のリード/ライト動作に悪影響を
与えることなく、デュアルポート・メモリセルの全部を
一括してまたは一部に対して選択的にメモリセル内容を
セットまたはクリアすることが容易になる。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図はスタティック型RAM (ランダムアクセスメ
モリ)の一部を示しており、C11〜Cnmはスタティ
ック型デュアルポート・メモリセルである。これらのデ
ュアルポート・メモリセルC1l〜Cnmは、それぞれ
第2図(a)に示すように、フリップフロップ(負荷用
の2個の高抵抗R1およびR2と、クロス接続された駆
動用の2個のN型MOSトランジスタN1およびN2と
からなる)FFがVcc電源と接地端との間に接続され
、このフリップフロップFFの一対の入出力ノード(N
、N)にトランスファゲート用の第1のN型MOSトラ
ンジスタ対(TI、T2)の各一端が接続され、同じく
フリップフロップFFの一対の人出力ノード(N、N)
にトランスファゲート用の第2のN型MO5)ランジス
タ対(T3、T4)の各一端が接続されてなる。
モリ)の一部を示しており、C11〜Cnmはスタティ
ック型デュアルポート・メモリセルである。これらのデ
ュアルポート・メモリセルC1l〜Cnmは、それぞれ
第2図(a)に示すように、フリップフロップ(負荷用
の2個の高抵抗R1およびR2と、クロス接続された駆
動用の2個のN型MOSトランジスタN1およびN2と
からなる)FFがVcc電源と接地端との間に接続され
、このフリップフロップFFの一対の入出力ノード(N
、N)にトランスファゲート用の第1のN型MOSトラ
ンジスタ対(TI、T2)の各一端が接続され、同じく
フリップフロップFFの一対の人出力ノード(N、N)
にトランスファゲート用の第2のN型MO5)ランジス
タ対(T3、T4)の各一端が接続されてなる。
第1のN型MOSトランジスタ対(TI、T2)の各ゲ
ートおよび各他端は、対応して第1ポート用のワード線
WLIおよびビット線対(BLI、BLI)に接続され
ている。第2のN型MOSトランジスタ対(T3、T4
)の各ゲートおよび各他端は、対応して第2ポート用の
ワード線WL2およびビット線対(BL2、BL2)に
接続されている。従って、デュアルポート・メモリセル
C1l〜Cnmに対して、第1ポートによるり−ド/ラ
イト動作と第2ポートによるリード/ライト動作とをそ
れぞれ独立して行うことが可能になっている。そして、
第2ポート用のビット線対(BL2、BL2)のうちの
一方のビット線が電源Tu位Vccに接続され、他方の
ビット線が接地電位Vssに接続されている。
ートおよび各他端は、対応して第1ポート用のワード線
WLIおよびビット線対(BLI、BLI)に接続され
ている。第2のN型MOSトランジスタ対(T3、T4
)の各ゲートおよび各他端は、対応して第2ポート用の
ワード線WL2およびビット線対(BL2、BL2)に
接続されている。従って、デュアルポート・メモリセル
C1l〜Cnmに対して、第1ポートによるり−ド/ラ
イト動作と第2ポートによるリード/ライト動作とをそ
れぞれ独立して行うことが可能になっている。そして、
第2ポート用のビット線対(BL2、BL2)のうちの
一方のビット線が電源Tu位Vccに接続され、他方の
ビット線が接地電位Vssに接続されている。
ここで、メモリセルC11〜Cnmは、前記−対の人出
力ノード、つまり、一対の内部ノード(N、N)が各対
応して(高レベル、低レベル)の状態が“1”状態(セ
ット状態)された状態であり、その逆の状態が“0”状
態(クリア状態)である。本例では、第2ポートによっ
てクリア動作を行うものであり、第3図に示すように、
メモリセルの内容が“1“状態のときに高レベルとなる
内部ノードNにトランスファゲート用の第2のN型MO
SトランジスタT3を介して接続されているビット線B
L2がVSS電位に接続されており、メモリセルの内容
が上記“1”状態のときに低レベルとなる内部ノードN
にトランスファゲート用の第2のN型MOSトランジス
タT4を介して接続されているビット線BL2がVCC
電位に接続されている。
力ノード、つまり、一対の内部ノード(N、N)が各対
応して(高レベル、低レベル)の状態が“1”状態(セ
ット状態)された状態であり、その逆の状態が“0”状
態(クリア状態)である。本例では、第2ポートによっ
てクリア動作を行うものであり、第3図に示すように、
メモリセルの内容が“1“状態のときに高レベルとなる
内部ノードNにトランスファゲート用の第2のN型MO
SトランジスタT3を介して接続されているビット線B
L2がVSS電位に接続されており、メモリセルの内容
が上記“1”状態のときに低レベルとなる内部ノードN
にトランスファゲート用の第2のN型MOSトランジス
タT4を介して接続されているビット線BL2がVCC
電位に接続されている。
なお、第2図(a)に示したデュアルポート・メモリセ
ルC1l〜Cnmにおける負荷用の2個の高抵抗R1お
よびR2に代えて、第2図(b)に示すようにクロス接
続された負荷用の2個のP型MOSトランジスタP1お
よびR2を用いてもよい。
ルC1l〜Cnmにおける負荷用の2個の高抵抗R1お
よびR2に代えて、第2図(b)に示すようにクロス接
続された負荷用の2個のP型MOSトランジスタP1お
よびR2を用いてもよい。
第1図において、メモリセルC1l〜Cnmはn行×m
列の行列状に配置されており、第3図に示すように、同
一行のメモリセルの第1ポート用のワード線WLIは共
通にローデコーダRDに接続されており、各行のメモリ
セルの第2ポート用のワード線WL2には、クリア信号
線CLが共通に接続されている。また、同一列のメモリ
セルの第1ポート用のビット線対(BLI、BLI)に
は、共通にビット線負荷回路11およびセンスアンプ・
ライト回路12が接続されている。そして、クリア信号
線CLには一括クリア信号が与えられる。
列の行列状に配置されており、第3図に示すように、同
一行のメモリセルの第1ポート用のワード線WLIは共
通にローデコーダRDに接続されており、各行のメモリ
セルの第2ポート用のワード線WL2には、クリア信号
線CLが共通に接続されている。また、同一列のメモリ
セルの第1ポート用のビット線対(BLI、BLI)に
は、共通にビット線負荷回路11およびセンスアンプ・
ライト回路12が接続されている。そして、クリア信号
線CLには一括クリア信号が与えられる。
次に、上記メモリにおけるデュアルポート・メモリセル
C11〜Cnmに対するアクセス動作について説明する
。デュアルポート・メモリセルC1l〜Cnmに対する
通常のリード/ライト動作とメモリセル内容のクリア動
作とは、第1ポート用のワード線WL1およびビット線
対(BLI、BLI)と第2ポート用のワード線WL2
およびビット線対(BL2、BL2)とにより分前され
て独立して行われる。即ち、通常のリード/ライト動作
時には、ローデコーダ出力により直接に特定行のワード
線が選択駆動されるので、通常のメモリと同様に高速の
リード/ライトが可能である。
C11〜Cnmに対するアクセス動作について説明する
。デュアルポート・メモリセルC1l〜Cnmに対する
通常のリード/ライト動作とメモリセル内容のクリア動
作とは、第1ポート用のワード線WL1およびビット線
対(BLI、BLI)と第2ポート用のワード線WL2
およびビット線対(BL2、BL2)とにより分前され
て独立して行われる。即ち、通常のリード/ライト動作
時には、ローデコーダ出力により直接に特定行のワード
線が選択駆動されるので、通常のメモリと同様に高速の
リード/ライトが可能である。
また、メモリセル内容のクリア動作時には、括書込み(
本例では一括クリア)要求信号生成時に一括クリア信号
が活性化(本例では“1”レベル)して各メモリセルC
1l〜Cnmに共通に与えられるので、各メモリセルC
1l〜Cnmはそれぞれトランスファゲート用の第2の
N!42M0SトランジスタT3がオンになり、内部ノ
ードNが第2のN型MOSトランジスタT3およびビッ
ト線BL2を介してV ss?ls位に接続されてクリ
アされる。従って、通常のリード/ライト動作に悪影響
を与えることなく、容易にデュアルポート・メモリセル
C11〜Cnmの全部に対してメモリセル内容の一括ク
リアが可能になる。
本例では一括クリア)要求信号生成時に一括クリア信号
が活性化(本例では“1”レベル)して各メモリセルC
1l〜Cnmに共通に与えられるので、各メモリセルC
1l〜Cnmはそれぞれトランスファゲート用の第2の
N!42M0SトランジスタT3がオンになり、内部ノ
ードNが第2のN型MOSトランジスタT3およびビッ
ト線BL2を介してV ss?ls位に接続されてクリ
アされる。従って、通常のリード/ライト動作に悪影響
を与えることなく、容易にデュアルポート・メモリセル
C11〜Cnmの全部に対してメモリセル内容の一括ク
リアが可能になる。
なお、デュアルポートΦメモリセルC11〜Cnmはシ
ングルポート争メモリセルに対してパターン面積が約2
倍大きくなるので、デュアルポート・メモリセルC1l
〜Cnmを用いたメモリのチップ面積が増大する。しか
し、従来例のようにシングルポート・メモリセルSMを
用いてクリア機能を持たせる場合には、ローデコーダ出
力とクリア信号とのオア論理をとるオアゲー)ORI〜
ORnを必要とするのでので、やはりメモリのチップ面
積が増大する。
ングルポート争メモリセルに対してパターン面積が約2
倍大きくなるので、デュアルポート・メモリセルC1l
〜Cnmを用いたメモリのチップ面積が増大する。しか
し、従来例のようにシングルポート・メモリセルSMを
用いてクリア機能を持たせる場合には、ローデコーダ出
力とクリア信号とのオア論理をとるオアゲー)ORI〜
ORnを必要とするのでので、やはりメモリのチップ面
積が増大する。
ここで、クリア機能に対する要求の高い有効ビットフラ
グを保持するためのメモリでは、1つのワード線に4ビ
ット程度接続される構成が多いことから、この場合にお
ける本実施例と従来例とについてパターン面積を比較す
る。先ず、本実施例では、第4図(a)に示すように、
1つの行に4つのデュアルポート・メモリセル(例えば
CIl〜C14)が接続されており、1つのデュアルポ
ート・メモリセルのパターン面積を28で表すと、1つ
の行で必要とするパターン面積は8Sである。
グを保持するためのメモリでは、1つのワード線に4ビ
ット程度接続される構成が多いことから、この場合にお
ける本実施例と従来例とについてパターン面積を比較す
る。先ず、本実施例では、第4図(a)に示すように、
1つの行に4つのデュアルポート・メモリセル(例えば
CIl〜C14)が接続されており、1つのデュアルポ
ート・メモリセルのパターン面積を28で表すと、1つ
の行で必要とするパターン面積は8Sである。
これに対して、従来例では、第4図(b)に示すように
、1つの行に1つのオアゲートORと4つのシングルポ
ート・メモリセルSMが接続されている。このオアゲー
トORを実現するためには、通常は1つのシングルポー
ト争メモリセルSMのパターン面積Sの8倍を必要とし
、1つの行で必要とするパターン面積は8S+4S−1
2Sになる。即ち、本実施例では従来例よりもパターン
面積が小さくて済む。
、1つの行に1つのオアゲートORと4つのシングルポ
ート・メモリセルSMが接続されている。このオアゲー
トORを実現するためには、通常は1つのシングルポー
ト争メモリセルSMのパターン面積Sの8倍を必要とし
、1つの行で必要とするパターン面積は8S+4S−1
2Sになる。即ち、本実施例では従来例よりもパターン
面積が小さくて済む。
なお、デュアルポート・メモリセルC1l〜Cnmに対
して第2ポートによってデータセット動作を行う場合に
は、メモリセルの内容が“1”状態のときに高レベルと
なる内部ノードNにトランスファゲート用の第2のN型
MO3)ランジスタT3を介して接続されているビット
線BL2を■cc電位に接続し、メモリセルの内容が上
記“1”状態のときに低レベルとなる内部ノードNにト
ランスファゲート用の第2のN型MOSトランジスタT
4を介して接続されているビット線BL2をVSS電位
に接続し、一括クリア信号に代えてデータセット信号を
用いるようにすればよい。
して第2ポートによってデータセット動作を行う場合に
は、メモリセルの内容が“1”状態のときに高レベルと
なる内部ノードNにトランスファゲート用の第2のN型
MO3)ランジスタT3を介して接続されているビット
線BL2を■cc電位に接続し、メモリセルの内容が上
記“1”状態のときに低レベルとなる内部ノードNにト
ランスファゲート用の第2のN型MOSトランジスタT
4を介して接続されているビット線BL2をVSS電位
に接続し、一括クリア信号に代えてデータセット信号を
用いるようにすればよい。
上記実施例では、デュアルポート・メモリセルC11〜
Cnmの全部を一括してクリアしたが、デュアルポート
・メモリセルC1l〜Cnmの全部を一括して、または
、一部に対して選択的にメモリセル内容のクリアを行う
には、例えば第5図に示すように変更実施すればよい。
Cnmの全部を一括してクリアしたが、デュアルポート
・メモリセルC1l〜Cnmの全部を一括して、または
、一部に対して選択的にメモリセル内容のクリアを行う
には、例えば第5図に示すように変更実施すればよい。
即ち、第5図に示すメモリは、第1図に示したメモリと
比べて、各行に連想メモリセルI M 1〜l M n
が1個づつ設けられると共に各行に対応してオアゲート
ORI〜ORnが1個づつ設けられており、各行のオア
ゲートORI〜ORnには対応する連想メモリセルIM
I〜I M nの内容と検索信号とが一致した場合に生
成される検索一致信号および一括クリア信号が入力し、
そのオア出力が対応する行のデュアルポート・メモリセ
ルのクリア信号入力となる点が異なる。
比べて、各行に連想メモリセルI M 1〜l M n
が1個づつ設けられると共に各行に対応してオアゲート
ORI〜ORnが1個づつ設けられており、各行のオア
ゲートORI〜ORnには対応する連想メモリセルIM
I〜I M nの内容と検索信号とが一致した場合に生
成される検索一致信号および一括クリア信号が入力し、
そのオア出力が対応する行のデュアルポート・メモリセ
ルのクリア信号入力となる点が異なる。
なお、メモリの大容量化に伴ってメモリセルアレイの行
数が増加すると、同一カラムに接続されるデュアルポー
ト・メモリセル数が増加する。このため、一括クリア時
にVccfK源から同一カラムのビット線BL2を介し
て各デュアルポート・メモリセルに流れ込むピーク電流
が増大し、ビット線BL2 (通常はアルミニウム配線
)がエレク]・ロマイグレーションにより断線してしま
うことが考えられる。これを避けるためには、第6図に
示すように、Vcc電源とビット線BL2との間にゲー
トが接地されたP型MO3hランジスタTPを挿入して
ピーク電流値を制限すればよい。この場合、MOS)ラ
ンジスタTPの挿入によりクリア時間は若干増加するが
、一般的にクリア動作は高速性が要求されていないので
問題はない。
数が増加すると、同一カラムに接続されるデュアルポー
ト・メモリセル数が増加する。このため、一括クリア時
にVccfK源から同一カラムのビット線BL2を介し
て各デュアルポート・メモリセルに流れ込むピーク電流
が増大し、ビット線BL2 (通常はアルミニウム配線
)がエレク]・ロマイグレーションにより断線してしま
うことが考えられる。これを避けるためには、第6図に
示すように、Vcc電源とビット線BL2との間にゲー
トが接地されたP型MO3hランジスタTPを挿入して
ピーク電流値を制限すればよい。この場合、MOS)ラ
ンジスタTPの挿入によりクリア時間は若干増加するが
、一般的にクリア動作は高速性が要求されていないので
問題はない。
また、上記各実施例は、メモリセルの全てがデュアルポ
ート・メモリセルである場合を示したが、例えば第7図
に示すように、キャッンユメモリの各アドレスに対応す
る1効ビットフラグ用のメモリセルのみにデュアルポー
ト・メモリセルC1を用いて、前記したように一括クリ
アまたは選択的なりリアを行うことができる。ここで、
WLlはワード線、SM、・・・はシングルポート・メ
モリセル、(BLSBL)はシングルポート・メモリセ
ルに接続されているビット線対、CLはクリア信号線で
ある。
ート・メモリセルである場合を示したが、例えば第7図
に示すように、キャッンユメモリの各アドレスに対応す
る1効ビットフラグ用のメモリセルのみにデュアルポー
ト・メモリセルC1を用いて、前記したように一括クリ
アまたは選択的なりリアを行うことができる。ここで、
WLlはワード線、SM、・・・はシングルポート・メ
モリセル、(BLSBL)はシングルポート・メモリセ
ルに接続されているビット線対、CLはクリア信号線で
ある。
[発明の効果]
上述したように本発明によれば、アクセス・スピードを
悪化させることなく、複雑な制御回路を必要とせずに、
所定のメモリセルの全部を一括してまたは一部に対して
選択的にメモリセル内容のセットまたはクリアし得る機
能を有する半導体メモリを実現できる。
悪化させることなく、複雑な制御回路を必要とせずに、
所定のメモリセルの全部を一括してまたは一部に対して
選択的にメモリセル内容のセットまたはクリアし得る機
能を有する半導体メモリを実現できる。
第1図は本発明の半導体メモリの一実施例を示す構成説
明図、第2図(a)は第1図中のデュアルポート・メモ
リセルの一例を示す回路図、第2図(b)は同図(a)
のデュアルポート拳メモリセルの変形例を示す回路図、
第3図は第1図中のメモリセルアレイの一行分を取出し
て示す回路図、第4図(a)および(b)はメモリセル
アレイの一行に4個のメモリセルが接続される場合にお
ける第1図のメモリおよび従来例のメモリにおけるメモ
リセルアレイの一行分を取出して示す回路図、第5図は
本発明の半導体メモリの他の実施例を示す構成説明図、
第6図は第1図および第5図のメモリにおけるメモリセ
ルアレイの一列分を取出して示す回路図、第7図は本発
明の半導体メモリのさらに他の実施例を示す構成説明図
、第8図は従来のクリア機能を有する半導体メモリを示
す構成説明図、第9図は第8図中のシングルポート・メ
モリセルを示す回路図、第10図は第8図のメモリの動
作を示すタイミング波形図である。 C11〜Cnm5C1〜Cn−・−デュアルポート・メ
モリセル、FF・・・フリップフロップ、R1、R2・
・・負荷用の高抵抗、N1、N2・・・駆動用のN型M
OSトランジスタ、N、、N・・・フリップフロップの
入出力ノード、T1、T2・・・トランスファゲート用
の第1のNTJ1MOSトランジスタ対、T3、T4・
・・トランスファゲート用の第2のN型MOSトランジ
スタ対、WLl・・・、第1ポート用のワード線、BL
I、BLI・・・第1ポート用のビット線対、WL2・
・・第2ポート用のワード線、BL2、BL2・・・第
2ポート用のビット線対、Pl、R2・・・負荷用のP
型MOS)ランジスタ、RD・・・ローデコーダ、CL
・・・クリア信号線、11・・・ビット線負荷回路、1
2・・・センスアンプ・ライト回路、OR1〜ORn・
・・オアゲート、IMI〜I M n・・・連想メモリ
セル、TP・・・ピーク電流値制限用のP型MO3)ラ
ンジスタ。 篇1図
明図、第2図(a)は第1図中のデュアルポート・メモ
リセルの一例を示す回路図、第2図(b)は同図(a)
のデュアルポート拳メモリセルの変形例を示す回路図、
第3図は第1図中のメモリセルアレイの一行分を取出し
て示す回路図、第4図(a)および(b)はメモリセル
アレイの一行に4個のメモリセルが接続される場合にお
ける第1図のメモリおよび従来例のメモリにおけるメモ
リセルアレイの一行分を取出して示す回路図、第5図は
本発明の半導体メモリの他の実施例を示す構成説明図、
第6図は第1図および第5図のメモリにおけるメモリセ
ルアレイの一列分を取出して示す回路図、第7図は本発
明の半導体メモリのさらに他の実施例を示す構成説明図
、第8図は従来のクリア機能を有する半導体メモリを示
す構成説明図、第9図は第8図中のシングルポート・メ
モリセルを示す回路図、第10図は第8図のメモリの動
作を示すタイミング波形図である。 C11〜Cnm5C1〜Cn−・−デュアルポート・メ
モリセル、FF・・・フリップフロップ、R1、R2・
・・負荷用の高抵抗、N1、N2・・・駆動用のN型M
OSトランジスタ、N、、N・・・フリップフロップの
入出力ノード、T1、T2・・・トランスファゲート用
の第1のNTJ1MOSトランジスタ対、T3、T4・
・・トランスファゲート用の第2のN型MOSトランジ
スタ対、WLl・・・、第1ポート用のワード線、BL
I、BLI・・・第1ポート用のビット線対、WL2・
・・第2ポート用のワード線、BL2、BL2・・・第
2ポート用のビット線対、Pl、R2・・・負荷用のP
型MOS)ランジスタ、RD・・・ローデコーダ、CL
・・・クリア信号線、11・・・ビット線負荷回路、1
2・・・センスアンプ・ライト回路、OR1〜ORn・
・・オアゲート、IMI〜I M n・・・連想メモリ
セル、TP・・・ピーク電流値制限用のP型MO3)ラ
ンジスタ。 篇1図
Claims (4)
- (1)メモリセルの少なくとも一部にスタティック型デ
ュアルポート、メモリセルが用いられこのデュアルポー
ト・メモリセルに第1ポート用のワード線およびビット
線対と第2ポート用のワード線およびビット線対が接続
され、 前記第2ポート用のビット線対は一方のビット線が電源
電位に接続され、他方のビット線が接地電位に接続され
、 前記デュアルポート・メモリセルに対する通常のリード
/ライト時には前記第1ポート用のワード線およびビッ
ト線対が使用され、メモリセル内容のセット時またはク
リア時には前記第2ポート用のワード線にセット信号ま
たはクリア信号が印加されるように構成されてなること
を特徴とする半導体メモリ。 - (2)前記スタティック型デュアルポート・メモリセル
は複数個有り、この複数個のデュアルポート・メモリセ
ルの全部に共通にまたは一部に前記セット信号またはク
リア信号が印加されることを特徴とする請求項1記載の
半導体メモリ。 - (3)前記複数個のデュアルポート・メモリセルの全部
に共通に印加されるセット信号またはクリア信号は、一
括書込み要求信号生成時に活性化され、前記複数個のデ
ュアルポート・メモリセルの一部に印加されるセット信
号またはクリア信号は、連想メモリセルの検索一致信号
生成時にされることを特徴とする請求項2記載の半導体
メモリ。 - (4)前記第2ポート用のビット線対のうちの前記一方
のビット線は、ゲートが接地電位に接続されているP型
MOSトランジスタを介して前記電源電位に接続されて
いることを特徴とする請求項1記載の半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241510A JPH0289288A (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241510A JPH0289288A (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0289288A true JPH0289288A (ja) | 1990-03-29 |
Family
ID=17075407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63241510A Pending JPH0289288A (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0289288A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5293349A (en) * | 1991-06-24 | 1994-03-08 | Texas Instruments Incorporated | Memory cell circuits, devices, systems and methods of operation |
US5781482A (en) * | 1996-07-08 | 1998-07-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
US6772277B2 (en) * | 2001-04-30 | 2004-08-03 | Hewlett-Packard Development Company, L.P. | Method of writing to a memory array using clear enable and column clear signals |
-
1988
- 1988-09-27 JP JP63241510A patent/JPH0289288A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5293349A (en) * | 1991-06-24 | 1994-03-08 | Texas Instruments Incorporated | Memory cell circuits, devices, systems and methods of operation |
US5781482A (en) * | 1996-07-08 | 1998-07-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
US6772277B2 (en) * | 2001-04-30 | 2004-08-03 | Hewlett-Packard Development Company, L.P. | Method of writing to a memory array using clear enable and column clear signals |
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