JP3081931B2

JP3081931B2 - マルチポートメモリ用機能テストパタン

Info

Publication number: JP3081931B2
Application number: JP04061053A
Authority: JP
Inventors: 常夫松村; 順三山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-02-18
Filing date: 1992-02-18
Publication date: 2000-08-28
Anticipated expiration: 2015-08-28
Also published as: JPH05234400A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチポートメモリ，
特にマルチポートＲＡＭで、複数のポートを介したメモ
リセルへの読出し及び書込み動作に対するマージンテス
トを含む機能テストパタンに関するものである。

【０００２】

【従来の技術】マルチポートメモリは、通常の１ポート
メモリと異なり、選択メモリセル１ビットに対して複数
のポートを介したデータの同時読出し動作，データ読出
し及び書込みの同時動作が行われる。これらのメモリ動
作に着目したテスト，いわゆるマージンテストは一般
に、機能テストと区別して行われるか、マージンテスト
兼用のためにテストパタンを修正した機能テストにより
行われている。

【０００３】図７は、汎用のメモリ機能テストパタンで
あるマーチングパタンをもとに、マージンテスト兼用の
ために修正を行った従来の２ポートＲＡＭ用機能テスト
パタンのシーケンスを示したものである。図中、縦軸が
メモリセルのアドレスで、最下位ビットのＬＳＢから最
上位ビットのＭＳＢまでを表わしている。横軸はテスト
パタン数で、全メモリセル数Ｎの倍数で表わされてい
る。２ポートの各々をＡポートとＢポートで示した場
合、Ｗ０（Ａ）がＡポートを介した“０”データ書込
み，Ｒ１（Ｂ）がＢポートを介した“１”データ読出
し，Ｒ０- Ｗ１（Ａ）が同一メモリセルのＡポートを介
した“０”データ読出しと“１”データ書込みのシーケ
ンシャル（連続）アクセスを表わしている。

【０００４】また、例えば、図中のテストパタン数Ｎま
での右上がり矢印で示したテストシーケンスは、同一メ
モリセルに対するＡポートを介した“０”データ書込み
とＢポートを介した“０”データ読出しの同時動作で、
メモリセルのアドレスＬＳＢからＭＳＢへの昇順シーケ
ンスを表わしたものである。このテストパタンは、各ポ
ート対応にはマーチングパタンとなっているため、メモ
リ機能テストが行える。さらに、同一メモリセルにおい
て、Ａ（Ｂ）ポートを介したデータ書込み時にＢ（Ａ）
ポートを介したデータ読出しが同時に行われており、ま
たＡ及びＢポートを介して同時にデータ読出しが行われ
ている。従って、メモリセルに対するデータ書込み及び
データ読出し共に厳しい動作条件が設定され、マージン
テストが実現できる。

【０００５】

【発明が解決しようとする課題】しかし、従来のテスト
パタンでは、図７の例からわかるように、２ポートＲＡ
Ｍの場合で、全テストパタン長は２０Ｎとなり、１ポー
トＲＡＭの２倍を要する。そのため、メモリ規模，ポー
ト数の増大に伴ってテスト時間が大幅に増加し、効率的
なテストが行えないという問題を生じていた。このよう
に従来のテストパタンは、メモリ規模，ポート数の増大
に伴ってパタン数が増加し、テスト時間の増大を招くと
いう問題点があった。

【０００６】本発明は、上記の問題点を解決するために
なされたもので、例えば２ポートＲＡＭに対するテスト
パタン長を従来のテストパタンの１／２，つまり従来の
１ポートＲＡＭに対するテストパタン長と同等に短縮可
能なテストパタンを得ることを目的とする。

【０００７】

【課題を解決するための手段】本発明のマルチポートメ
モリ用機能テストパタンは、同一ワード線上の異なった
コラムアドレスを有する２個以上のメモリセルの互いに
異なったポートを介して同時に同じメモリ動作をさせ、
該ワード線上の全メモリセルを全ポートにわたってアク
セスした後、ロウアドレスを変化させて異なったワード
線を選択し、同様のメモリ動作を連続して行うようにし
たものである。この際、全ポートで同時に行うメモリ動
作は従来のような読出し，書込みが混在したシーケンス
ではなく、全ポートで読出し又は書込みのいずれか一方
になる。

【０００８】

【作用】本発明においては、(i) 同一ワード線上の異な
ったコラムアドレスを有する複数のメモリセルに対して
互いに異なったポートからデータ書込みを行う場合、こ
れらメモリセルの他のポートはデータ読出し状態にあ
る，(ii)同一ワード線上の異なったコラムアドレスを有
する複数のメモリセルに対して互いに異なったポートを
介してデータ読出しを行う場合、これらメモリセルの他
のポートはデータ読出し状態にある。従って、従来のよ
うにポート対応で上記メモリ動作状態を設定することな
く、選択メモリセル１ビットに対して複数のポートを介
したデータ書込み及び読出しの同時動作，データの同時
読出し動作が行える。そのため、全ポート同時にテスト
が行え、テストパタン長の大幅削減が実現できる。

【０００９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。実施例１図１は本発明の第１の実施例を示すテストパタンのシー
ケンスである。説明の簡略化のため、本図は２ポートＲ
ＡＭ用マーチングパタンの例を示している。図中のＷ
０，Ｒ０- Ｗ１等は図７の表記に準ずる。右上がり，右
下がりの矢印は、同一ワード線上の全メモリセルに対す
る動作シーケンスを示し、各々、コラムアドレスインク
リメントＣＡ_U （昇順）のシーケンスつまりコラムアド
レスをインクリメントさせる昇順シーケンス，コラムア
ドレスディクリメントＣＡ_D （降順）のシーケンスつま
りコラムアドレスをディクリメントさせる降順シーケン
スに対応する。また、上記右上がりの矢印同志，右下が
りの矢印同志をつなぐ矢印は、各々、ロウアドレスのイ
ンクリメントＲＡ_U（昇順），ディクリメントＲＡ_D（降
順）が行われ、次のワード線を選択する箇所を示してい
る。

【００１０】メモリセルＡポート側のアドレスシーケン
スとメモリセルＢポート側のアドレスシーケンスをつな
ぐ破線は、互いのシーケンスにおける上記ロウアドレス
のインクリメントＲＡ_U（昇順），ディクリメントＲＡ_D
（降順）の箇所を指示しており、両アドレスシーケンス
の時系列で同じ時点にあたる。本図からわかるように、
メモリセルＡポート側のアドレスシーケンスとメモリセ
ルＢポート側のアドレスシーケンスは同時に進行する。
従って、全テストパタン長は１０Ｎであり、図７に示し
た従来のテストパタン長の１／２に短縮する。

【００１１】図１のアドレスシーケンスにより、マージ
ンテスト時の２種類の動作状態設定：(i) 同一ワード線
上の異なったコラムアドレスを有する複数のメモリセル
に対して互いに異なったポートからデータ書込みを行う
場合、これらメモリセルの他のポートはデータ読出し状
態，(ii)同一ワード線上の異なったコラムアドレスを有
する複数のメモリセルに対して互いに異なったポートを
介してデータ読出しを行う場合、これらメモリセルの他
のポートはデータ読出し状態が行えることを図２を用い
て説明する。

【００１２】図２は１６個の２ポートメモリセルからな
るセルアレイＣの略図で、図２(a)が上記動作状態設定
の(i)，図２(b)が上記動作状態設定の(ii)に対応する。
図中、ＷＬ（Ａ）はメモリセルのＡポート選択用ワード
線，ＢＬ（Ｂ）はメモリセルのＢポート側ビット線であ
り、他の記号もこれらに準ずる。まず、図２(a) におい
て、同一ワード線（ただし、メモリセル内のポート対応
にワード線は異なる）上のメモリセルａ（シェードの
丸）のＡポート及びメモリセルｂ（斜線の丸）のＢポー
トから同時にデータを書き込む場合を仮定する。この場
合、ワード線ＷＬ（Ａ），ＷＬ（Ｂ）が共に選択され、
ビット線ＢＬ（Ａ），ＢＬ（Ｂ）から各々メモリセル
ａ，ｂにデータが書き込まれる。

【００１３】ここで、ワード線ＷＬ（Ａ），ＷＬ（Ｂ）
は各々メモリセルｂのＡポート、メモリセルａのＢポー
トも同時にアクセスして、ビット線ＢＬ（Ａ’），ＢＬ
（Ｂ’）経由でデータを読み出す。従って、メモリセル
ａ，ｂは共に、一方のポートからのデータ書込み時、他
方のポートが読出し状態になる。

【００１４】次に図２(b) において、同一ワード線上の
メモリセルａのＡポート及びメモリセルｂのＢポートか
ら同時にデータを読み出す場合を仮定する。この場合、
ワード線ＷＬ（Ａ），ＷＬ（Ｂ）が共に選択され、メモ
リセルａ，ｂのデータが各々ビット線ＢＬ（Ａ），ＢＬ
（Ｂ）に読み出される。また、ワード線ＷＬ（Ａ），Ｗ
Ｌ（Ｂ）は各々メモリセルｂのＡポート，メモリセルａ
のＢポートも同時にアクセスして、ビット線ＢＬ
（Ａ’），ＢＬ（Ｂ’）経由でデータを読み出す。従っ
て、メモリセルａ，ｂは共に、一方のポートからのデー
タ読出し時、他方のポートも読出し状態になる。

【００１５】このように本発明の第１の実施例によれ
ば、マージンテストと機能テストが従来の機能テストと
同様のテストパタン長で同時に行うことができる。な
お、本実施例におけるアドレスシーケンスは、マーチン
グパタンを前提にした場合においても図１の形態に限定
されない。例えば、図１におけるテストパタン数０〜
Ｎ，５Ｎ〜６Ｎ部分のアドレスシーケンスには様々な変
形が可能である。以下に示す２つの実施例はその変形の
一部である。

【００１６】実施例２図３は本発明の第２の実施例の要部を示したもので、上
記テストパタン数０〜Ｎの箇所のみを表わしている。こ
のシーケンスを採ることにより、予めメモリセルには
“１”データが書き込まれているため、メモリセルへの
“０”データ書込みが第１の実施例より厳しくなる。な
お、テストパタン数５Ｎ〜６Ｎの箇所は、図３の“Ｗ
０”と“Ｗ１”のシーケンスを反転させたものとなる。
このように、本発明の第２の実施例によれば、データ書
込みに対して第１の実施例より厳しいマージンテストが
行える。

【００１７】実施例３図４は本発明の第３の実施例の要部を示したものであ
る。図１，図３記載の実施例では、データ書込みのみの
シーケンスをテストパタン数Ｎで行っていた。一方、図
４記載の本実施例は、上記シーケンスに冗長性を持た
せ、図１中のテストパタン数Ｎ〜３Ｎ，３Ｎ〜５Ｎ，６
Ｎ〜８Ｎ及び８Ｎ〜１０Ｎの箇所と同様の動作を行わせ
ている。具体的には、選択メモリセルに対して最初に
“Ｗ０”を行い、次に同一セルに対して“Ｒ０”を行っ
た後、コラムアドレスを１ビットインクリメントさせる
シーケンスを採る。

【００１８】また、図１中のテストパタン数５Ｎ〜６Ｎ
の箇所は、“Ｗ１”から“Ｗ１- Ｒ１”に変更される。
このシーケンスによれば、テストパタン長が１０Ｎから
１２Ｎに増加するが、メモリセル選択のアドレス変化は
テストパタン全体で同じになる。従って、ＢＩＳＴ（Bu
ilt-In-Self-Test：組み込み自己テスト）手法を用いて
本発明のマージンテスト及び機能テストを行う場合、本
実施例は第１，第２の実施例に比べてアドレス内部生成
用カウンタの論理設計が簡単になるという利点を持つ。
なお、本実施例のシーケンスは、“Ｗ０-Ｒ０”，“Ｗ
１-Ｒ１”に限定されず、例えば“Ｗ０-Ｗ０”，“Ｗ１
-Ｗ１”等を用いてもよいことは自明である。

【００１９】以上、機能テストパタンとしてマーチング
パタンを例に説明してきたが、本発明はこのテストパタ
ンに限定されない。例えば、マーチングパタンと同様な
Ｎ系の汎用機能テストパタンであるＭＳＣＡＮパタン，
チェッカーボードパタン等を採用してもよい。また、故
障検出率向上のため、Ｎ^3/2系，Ｎ²系の汎用機能テスト
パタンを用いてもよい。さらに、上記第３の実施例まで
はマルチポートとして２ポートを例に説明してきたが、
本発明はこのポート数に限定されない。

【００２０】実施例４図５は本発明の第４の実施例の要部を示したものであ
る。本図は４ポートＲＡＭ用マーチングパタンの一部で
あり、図１中のテストパタン数Ｎ〜３Ｎの箇所に対応し
ている。本実施例の特徴は、１ワード線上の全メモリセ
ルをコラムアドレスシーケンスに沿ってポート数と同じ
だけ分割してメモリセル群を構成し、ポート毎のコラム
アドレスインクリメント（昇順）開始点をすべて異なっ
た該メモリセル群に設定する点にある。

【００２１】また、それに伴い、隣接する該メモリセル
群のデータ読出し，書込みの値を反転させている。図５
において、数字１〜４の矢印全体が１ワード線上の全メ
モリセルに対するアドレスシーケンスに相当する。ま
た、コラムアドレスがＭＳＢからＬＳＢにシフトした
後、コラムアドレスインクリメントの開始点まで戻るア
ドレスシーケンスは、破線の矢印で他と区別して表記し
ている。図中、数字４のメモリセル群がすべて選択され
た後、ロウアドレスが１ビットインクリメントし、異な
るワード線を選択する。以上述べてきたアドレスシーケ
ンスによれば、本発明の第１の実施例と同様に、マージ
ンテストと機能テスト（ここではマーチングパタンによ
る機能テスト）が従来の機能テストと同一のテストパタ
ン長で同時に行うことができる。

【００２２】実施例５図６は本発明の第５の実施例の要部を示したもので、図
５記載のアドレスシーケンスの変形例である。本図は、
図５におけるＣポート，Ｄポートのアドレスシーケンス
が異なる。１ワード線上の全メモリセルをコラムアドレ
スシーケンスに沿ってポート数と同じだけ分割してメモ
リセル群を構成し、ポート毎のコラムアドレスインクリ
メント開始点をすべて異なったメモリセル群に設定する
ことにより、ポート間でコラムアドレスに昇順と降順の
両シーケンスを設ける必要がなくなる。従って、本実施
例のような全ポート同一のアドレスシーケンスが可能と
なる。

【００２３】

【発明の効果】以上述べてきたように、本発明の機能テ
ストパタンによれば、(i) 同一ワード線上の異なったコ
ラムアドレスを有する複数のメモリセルに対して互いに
異なったポートからデータ書込みを行う場合、これらメ
モリセルの他のポートはデータ読出し状態にある，(ii)
同一ワード線上の異なったコラムアドレスを有する複数
のメモリセルに対して互いに異なったポートを介してデ
ータ読出しを行う場合、これらメモリセルの他のポート
はデータ読出し状態にある。

【００２４】従って、従来のようにマージンテスト時、
ポート対応で上記メモリ動作状態を設定することなく、
選択メモリセル１ビットに対して複数のポートを介した
データ書込み及び読出しの同時動作，データの同時読出
し動作が行える。そのため、マージンテストと機能テス
トが従来の機能テストと同一のテストパタン長で同時に
行うことができ、テストパタン長の大幅削減が実現でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すテストパタンシー
ケンスの図である。

【図２】１６個の２ポートメモリセルからなるセルアレ
イの略図である。

【図３】本発明の第２の実施例の要部を示す図である。

【図４】本発明の第３の実施例の要部を示す図である。

【図５】本発明の第４の実施例の要部を示す図である。

【図６】本発明の第５の実施例の要部を示す図ある。

【図７】従来のテストパタンシーケンスを示す図であ
る。

【符号の説明】

ａメモリセルｂメモリセルＣセルアレイＷＬ（Ａ）メモリセルのＡポート選択用ワード線ＷＬ（Ｂ）メモリセルのＢポート選択用ワード線ＢＬ（Ａ）メモリセルのＡポート側ビット線ＢＬ（Ｂ）メモリセルのＢポート側ビット線ＣＡ_U コラムアドレスインクリメント（昇順）の方向ＣＡ_D コラムアドレスディクリメント（降順）の方向ＲＡ_U ロウアドレスインクリメント（昇順）の方向ＲＡ_D ロウアドレスディクリメント（降順）の方向

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルデータの読出し及び書込みが
可能なＭ個（ただし、Ｍ≧２の定数）のポートを有する
マルチポートメモリを試験するための機能テストパタン
において、同一ワード線上の少なくとも１個のメモリセルに関し
て、メモリセルデータの読出し又は書込みが該メモリセ
ル全体でＬポート（ただし、１≦Ｌ≦Ｍ−１の定数）分
に対して行われ、該メモリセルデータの読出し又は書込
みと同時に、上記同一ワード線上の該メモリセルと異な
るコラムアドレスを有する少なくとも１個の他のメモリ
セルに関して、メモリセルデータの読出し又は書込みが
該メモリセル全体で（Ｍ−Ｌ）ポート分に対して行わ
れ、上記同一ワード線上の全メモリセルに関するＭポート分
すべてに対してメモリセルデータの読出し又は書込みが
終了した後、該ワード線と異なるロウアドレスで選択さ
れるワード線上の全メモリセルに対して、上記と同一の
シーケンスでメモリセルデータの読出し又は書込みを行
うことを特徴とするマルチポートメモリ用機能テストパ
タン。
【請求項２】同一ワード線上の全メモリセルをＭブロ
ックに分割してメモリセル群を構成し、該Ｍポート分の
メモリセルデータの読出し又は書込みがすべて異なった
該メモリセル群内のメモリセル１ビットに対して行われ
ることを特徴とする請求項１記載のマルチポートメモリ
用機能テストパタン。
【請求項３】同一ワード線上の少なくとも１個のメモ
リセルにおいて、メモリセルデータの読出し又は書込み
が該メモリセル全体でＬポート分に対してロウアドレス
の昇順シーケンスで行われ、該メモリセルデータの読出し又は書込みのシーケンスと
同時に、上記同一ワード線上の該メモリセルと異なるコ
ラムアドレスを有する少なくとも１個の他のメモリセル
関して、メモリセルデータの読出し又は書込みが該メモ
リセル全体で（Ｍ−Ｌ）ポート分に対してロウアドレス
の降順シーケンスで行われることを特徴とする請求項１
記載のマルチポートメモリ用機能テストパタン。