JP3081931B2 - マルチポートメモリ用機能テストパタン - Google Patents
マルチポートメモリ用機能テストパタンInfo
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- JP3081931B2 JP3081931B2 JP04061053A JP6105392A JP3081931B2 JP 3081931 B2 JP3081931 B2 JP 3081931B2 JP 04061053 A JP04061053 A JP 04061053A JP 6105392 A JP6105392 A JP 6105392A JP 3081931 B2 JP3081931 B2 JP 3081931B2
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Description
【0001】
【産業上の利用分野】本発明は、マルチポートメモリ,
特にマルチポートRAMで、複数のポートを介したメモ
リセルへの読出し及び書込み動作に対するマージンテス
トを含む機能テストパタンに関するものである。
特にマルチポートRAMで、複数のポートを介したメモ
リセルへの読出し及び書込み動作に対するマージンテス
トを含む機能テストパタンに関するものである。
【0002】
【従来の技術】マルチポートメモリは、通常の1ポート
メモリと異なり、選択メモリセル1ビットに対して複数
のポートを介したデータの同時読出し動作,データ読出
し及び書込みの同時動作が行われる。これらのメモリ動
作に着目したテスト,いわゆるマージンテストは一般
に、機能テストと区別して行われるか、マージンテスト
兼用のためにテストパタンを修正した機能テストにより
行われている。
メモリと異なり、選択メモリセル1ビットに対して複数
のポートを介したデータの同時読出し動作,データ読出
し及び書込みの同時動作が行われる。これらのメモリ動
作に着目したテスト,いわゆるマージンテストは一般
に、機能テストと区別して行われるか、マージンテスト
兼用のためにテストパタンを修正した機能テストにより
行われている。
【0003】図7は、汎用のメモリ機能テストパタンで
あるマーチングパタンをもとに、マージンテスト兼用の
ために修正を行った従来の2ポートRAM用機能テスト
パタンのシーケンスを示したものである。図中、縦軸が
メモリセルのアドレスで、最下位ビットのLSBから最
上位ビットのMSBまでを表わしている。横軸はテスト
パタン数で、全メモリセル数Nの倍数で表わされてい
る。2ポートの各々をAポートとBポートで示した場
合、W0(A)がAポートを介した“0”データ書込
み,R1(B)がBポートを介した“1”データ読出
し,R0- W1(A)が同一メモリセルのAポートを介
した“0”データ読出しと“1”データ書込みのシーケ
ンシャル(連続)アクセスを表わしている。
あるマーチングパタンをもとに、マージンテスト兼用の
ために修正を行った従来の2ポートRAM用機能テスト
パタンのシーケンスを示したものである。図中、縦軸が
メモリセルのアドレスで、最下位ビットのLSBから最
上位ビットのMSBまでを表わしている。横軸はテスト
パタン数で、全メモリセル数Nの倍数で表わされてい
る。2ポートの各々をAポートとBポートで示した場
合、W0(A)がAポートを介した“0”データ書込
み,R1(B)がBポートを介した“1”データ読出
し,R0- W1(A)が同一メモリセルのAポートを介
した“0”データ読出しと“1”データ書込みのシーケ
ンシャル(連続)アクセスを表わしている。
【0004】また、例えば、図中のテストパタン数Nま
での右上がり矢印で示したテストシーケンスは、同一メ
モリセルに対するAポートを介した“0”データ書込み
とBポートを介した“0”データ読出しの同時動作で、
メモリセルのアドレスLSBからMSBへの昇順シーケ
ンスを表わしたものである。このテストパタンは、各ポ
ート対応にはマーチングパタンとなっているため、メモ
リ機能テストが行える。さらに、同一メモリセルにおい
て、A(B)ポートを介したデータ書込み時にB(A)
ポートを介したデータ読出しが同時に行われており、ま
たA及びBポートを介して同時にデータ読出しが行われ
ている。従って、メモリセルに対するデータ書込み及び
データ読出し共に厳しい動作条件が設定され、マージン
テストが実現できる。
での右上がり矢印で示したテストシーケンスは、同一メ
モリセルに対するAポートを介した“0”データ書込み
とBポートを介した“0”データ読出しの同時動作で、
メモリセルのアドレスLSBからMSBへの昇順シーケ
ンスを表わしたものである。このテストパタンは、各ポ
ート対応にはマーチングパタンとなっているため、メモ
リ機能テストが行える。さらに、同一メモリセルにおい
て、A(B)ポートを介したデータ書込み時にB(A)
ポートを介したデータ読出しが同時に行われており、ま
たA及びBポートを介して同時にデータ読出しが行われ
ている。従って、メモリセルに対するデータ書込み及び
データ読出し共に厳しい動作条件が設定され、マージン
テストが実現できる。
【0005】
【発明が解決しようとする課題】しかし、従来のテスト
パタンでは、図7の例からわかるように、2ポートRA
Mの場合で、全テストパタン長は20Nとなり、1ポー
トRAMの2倍を要する。そのため、メモリ規模,ポー
ト数の増大に伴ってテスト時間が大幅に増加し、効率的
なテストが行えないという問題を生じていた。このよう
に従来のテストパタンは、メモリ規模,ポート数の増大
に伴ってパタン数が増加し、テスト時間の増大を招くと
いう問題点があった。
パタンでは、図7の例からわかるように、2ポートRA
Mの場合で、全テストパタン長は20Nとなり、1ポー
トRAMの2倍を要する。そのため、メモリ規模,ポー
ト数の増大に伴ってテスト時間が大幅に増加し、効率的
なテストが行えないという問題を生じていた。このよう
に従来のテストパタンは、メモリ規模,ポート数の増大
に伴ってパタン数が増加し、テスト時間の増大を招くと
いう問題点があった。
【0006】本発明は、上記の問題点を解決するために
なされたもので、例えば2ポートRAMに対するテスト
パタン長を従来のテストパタンの1/2,つまり従来の
1ポートRAMに対するテストパタン長と同等に短縮可
能なテストパタンを得ることを目的とする。
なされたもので、例えば2ポートRAMに対するテスト
パタン長を従来のテストパタンの1/2,つまり従来の
1ポートRAMに対するテストパタン長と同等に短縮可
能なテストパタンを得ることを目的とする。
【0007】
【課題を解決するための手段】本発明のマルチポートメ
モリ用機能テストパタンは、同一ワード線上の異なった
コラムアドレスを有する2個以上のメモリセルの互いに
異なったポートを介して同時に同じメモリ動作をさせ、
該ワード線上の全メモリセルを全ポートにわたってアク
セスした後、ロウアドレスを変化させて異なったワード
線を選択し、同様のメモリ動作を連続して行うようにし
たものである。この際、全ポートで同時に行うメモリ動
作は従来のような読出し,書込みが混在したシーケンス
ではなく、全ポートで読出し又は書込みのいずれか一方
になる。
モリ用機能テストパタンは、同一ワード線上の異なった
コラムアドレスを有する2個以上のメモリセルの互いに
異なったポートを介して同時に同じメモリ動作をさせ、
該ワード線上の全メモリセルを全ポートにわたってアク
セスした後、ロウアドレスを変化させて異なったワード
線を選択し、同様のメモリ動作を連続して行うようにし
たものである。この際、全ポートで同時に行うメモリ動
作は従来のような読出し,書込みが混在したシーケンス
ではなく、全ポートで読出し又は書込みのいずれか一方
になる。
【0008】
【作用】本発明においては、(i) 同一ワード線上の異な
ったコラムアドレスを有する複数のメモリセルに対して
互いに異なったポートからデータ書込みを行う場合、こ
れらメモリセルの他のポートはデータ読出し状態にあ
る,(ii)同一ワード線上の異なったコラムアドレスを有
する複数のメモリセルに対して互いに異なったポートを
介してデータ読出しを行う場合、これらメモリセルの他
のポートはデータ読出し状態にある。従って、従来のよ
うにポート対応で上記メモリ動作状態を設定することな
く、選択メモリセル1ビットに対して複数のポートを介
したデータ書込み及び読出しの同時動作,データの同時
読出し動作が行える。そのため、全ポート同時にテスト
が行え、テストパタン長の大幅削減が実現できる。
ったコラムアドレスを有する複数のメモリセルに対して
互いに異なったポートからデータ書込みを行う場合、こ
れらメモリセルの他のポートはデータ読出し状態にあ
る,(ii)同一ワード線上の異なったコラムアドレスを有
する複数のメモリセルに対して互いに異なったポートを
介してデータ読出しを行う場合、これらメモリセルの他
のポートはデータ読出し状態にある。従って、従来のよ
うにポート対応で上記メモリ動作状態を設定することな
く、選択メモリセル1ビットに対して複数のポートを介
したデータ書込み及び読出しの同時動作,データの同時
読出し動作が行える。そのため、全ポート同時にテスト
が行え、テストパタン長の大幅削減が実現できる。
【0009】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 実施例1 図1は本発明の第1の実施例を示すテストパタンのシー
ケンスである。説明の簡略化のため、本図は2ポートR
AM用マーチングパタンの例を示している。図中のW
0,R0- W1等は図7の表記に準ずる。右上がり,右
下がりの矢印は、同一ワード線上の全メモリセルに対す
る動作シーケンスを示し、各々、コラムアドレスインク
リメントCAU (昇順)のシーケンスつまりコラムアド
レスをインクリメントさせる昇順シーケンス,コラムア
ドレスディクリメントCAD (降順)のシーケンスつま
りコラムアドレスをディクリメントさせる降順シーケン
スに対応する。また、上記右上がりの矢印同志,右下が
りの矢印同志をつなぐ矢印は、各々、ロウアドレスのイ
ンクリメントRAU(昇順),ディクリメントRAD(降
順)が行われ、次のワード線を選択する箇所を示してい
る。
する。 実施例1 図1は本発明の第1の実施例を示すテストパタンのシー
ケンスである。説明の簡略化のため、本図は2ポートR
AM用マーチングパタンの例を示している。図中のW
0,R0- W1等は図7の表記に準ずる。右上がり,右
下がりの矢印は、同一ワード線上の全メモリセルに対す
る動作シーケンスを示し、各々、コラムアドレスインク
リメントCAU (昇順)のシーケンスつまりコラムアド
レスをインクリメントさせる昇順シーケンス,コラムア
ドレスディクリメントCAD (降順)のシーケンスつま
りコラムアドレスをディクリメントさせる降順シーケン
スに対応する。また、上記右上がりの矢印同志,右下が
りの矢印同志をつなぐ矢印は、各々、ロウアドレスのイ
ンクリメントRAU(昇順),ディクリメントRAD(降
順)が行われ、次のワード線を選択する箇所を示してい
る。
【0010】メモリセルAポート側のアドレスシーケン
スとメモリセルBポート側のアドレスシーケンスをつな
ぐ破線は、互いのシーケンスにおける上記ロウアドレス
のインクリメントRAU(昇順),ディクリメントRAD
(降順)の箇所を指示しており、両アドレスシーケンス
の時系列で同じ時点にあたる。本図からわかるように、
メモリセルAポート側のアドレスシーケンスとメモリセ
ルBポート側のアドレスシーケンスは同時に進行する。
従って、全テストパタン長は10Nであり、図7に示し
た従来のテストパタン長の1/2に短縮する。
スとメモリセルBポート側のアドレスシーケンスをつな
ぐ破線は、互いのシーケンスにおける上記ロウアドレス
のインクリメントRAU(昇順),ディクリメントRAD
(降順)の箇所を指示しており、両アドレスシーケンス
の時系列で同じ時点にあたる。本図からわかるように、
メモリセルAポート側のアドレスシーケンスとメモリセ
ルBポート側のアドレスシーケンスは同時に進行する。
従って、全テストパタン長は10Nであり、図7に示し
た従来のテストパタン長の1/2に短縮する。
【0011】図1のアドレスシーケンスにより、マージ
ンテスト時の2種類の動作状態設定:(i) 同一ワード線
上の異なったコラムアドレスを有する複数のメモリセル
に対して互いに異なったポートからデータ書込みを行う
場合、これらメモリセルの他のポートはデータ読出し状
態,(ii)同一ワード線上の異なったコラムアドレスを有
する複数のメモリセルに対して互いに異なったポートを
介してデータ読出しを行う場合、これらメモリセルの他
のポートはデータ読出し状態が行えることを図2を用い
て説明する。
ンテスト時の2種類の動作状態設定:(i) 同一ワード線
上の異なったコラムアドレスを有する複数のメモリセル
に対して互いに異なったポートからデータ書込みを行う
場合、これらメモリセルの他のポートはデータ読出し状
態,(ii)同一ワード線上の異なったコラムアドレスを有
する複数のメモリセルに対して互いに異なったポートを
介してデータ読出しを行う場合、これらメモリセルの他
のポートはデータ読出し状態が行えることを図2を用い
て説明する。
【0012】図2は16個の2ポートメモリセルからな
るセルアレイCの略図で、図2(a)が上記動作状態設定
の(i),図2(b)が上記動作状態設定の(ii)に対応する。
図中、WL(A)はメモリセルのAポート選択用ワード
線,BL(B)はメモリセルのBポート側ビット線であ
り、他の記号もこれらに準ずる。まず、図2(a) におい
て、同一ワード線(ただし、メモリセル内のポート対応
にワード線は異なる)上のメモリセルa(シェードの
丸)のAポート及びメモリセルb(斜線の丸)のBポー
トから同時にデータを書き込む場合を仮定する。この場
合、ワード線WL(A),WL(B)が共に選択され、
ビット線BL(A),BL(B)から各々メモリセル
a,bにデータが書き込まれる。
るセルアレイCの略図で、図2(a)が上記動作状態設定
の(i),図2(b)が上記動作状態設定の(ii)に対応する。
図中、WL(A)はメモリセルのAポート選択用ワード
線,BL(B)はメモリセルのBポート側ビット線であ
り、他の記号もこれらに準ずる。まず、図2(a) におい
て、同一ワード線(ただし、メモリセル内のポート対応
にワード線は異なる)上のメモリセルa(シェードの
丸)のAポート及びメモリセルb(斜線の丸)のBポー
トから同時にデータを書き込む場合を仮定する。この場
合、ワード線WL(A),WL(B)が共に選択され、
ビット線BL(A),BL(B)から各々メモリセル
a,bにデータが書き込まれる。
【0013】ここで、ワード線WL(A),WL(B)
は各々メモリセルbのAポート、メモリセルaのBポー
トも同時にアクセスして、ビット線BL(A’),BL
(B’)経由でデータを読み出す。従って、メモリセル
a,bは共に、一方のポートからのデータ書込み時、他
方のポートが読出し状態になる。
は各々メモリセルbのAポート、メモリセルaのBポー
トも同時にアクセスして、ビット線BL(A’),BL
(B’)経由でデータを読み出す。従って、メモリセル
a,bは共に、一方のポートからのデータ書込み時、他
方のポートが読出し状態になる。
【0014】次に図2(b) において、同一ワード線上の
メモリセルaのAポート及びメモリセルbのBポートか
ら同時にデータを読み出す場合を仮定する。この場合、
ワード線WL(A),WL(B)が共に選択され、メモ
リセルa,bのデータが各々ビット線BL(A),BL
(B)に読み出される。また、ワード線WL(A),W
L(B)は各々メモリセルbのAポート,メモリセルa
のBポートも同時にアクセスして、ビット線BL
(A’),BL(B’)経由でデータを読み出す。従っ
て、メモリセルa,bは共に、一方のポートからのデー
タ読出し時、他方のポートも読出し状態になる。
メモリセルaのAポート及びメモリセルbのBポートか
ら同時にデータを読み出す場合を仮定する。この場合、
ワード線WL(A),WL(B)が共に選択され、メモ
リセルa,bのデータが各々ビット線BL(A),BL
(B)に読み出される。また、ワード線WL(A),W
L(B)は各々メモリセルbのAポート,メモリセルa
のBポートも同時にアクセスして、ビット線BL
(A’),BL(B’)経由でデータを読み出す。従っ
て、メモリセルa,bは共に、一方のポートからのデー
タ読出し時、他方のポートも読出し状態になる。
【0015】このように本発明の第1の実施例によれ
ば、マージンテストと機能テストが従来の機能テストと
同様のテストパタン長で同時に行うことができる。な
お、本実施例におけるアドレスシーケンスは、マーチン
グパタンを前提にした場合においても図1の形態に限定
されない。例えば、図1におけるテストパタン数0〜
N,5N〜6N部分のアドレスシーケンスには様々な変
形が可能である。以下に示す2つの実施例はその変形の
一部である。
ば、マージンテストと機能テストが従来の機能テストと
同様のテストパタン長で同時に行うことができる。な
お、本実施例におけるアドレスシーケンスは、マーチン
グパタンを前提にした場合においても図1の形態に限定
されない。例えば、図1におけるテストパタン数0〜
N,5N〜6N部分のアドレスシーケンスには様々な変
形が可能である。以下に示す2つの実施例はその変形の
一部である。
【0016】実施例2 図3は本発明の第2の実施例の要部を示したもので、上
記テストパタン数0〜Nの箇所のみを表わしている。こ
のシーケンスを採ることにより、予めメモリセルには
“1”データが書き込まれているため、メモリセルへの
“0”データ書込みが第1の実施例より厳しくなる。な
お、テストパタン数5N〜6Nの箇所は、図3の“W
0”と“W1”のシーケンスを反転させたものとなる。
このように、本発明の第2の実施例によれば、データ書
込みに対して第1の実施例より厳しいマージンテストが
行える。
記テストパタン数0〜Nの箇所のみを表わしている。こ
のシーケンスを採ることにより、予めメモリセルには
“1”データが書き込まれているため、メモリセルへの
“0”データ書込みが第1の実施例より厳しくなる。な
お、テストパタン数5N〜6Nの箇所は、図3の“W
0”と“W1”のシーケンスを反転させたものとなる。
このように、本発明の第2の実施例によれば、データ書
込みに対して第1の実施例より厳しいマージンテストが
行える。
【0017】実施例3 図4は本発明の第3の実施例の要部を示したものであ
る。図1,図3記載の実施例では、データ書込みのみの
シーケンスをテストパタン数Nで行っていた。一方、図
4記載の本実施例は、上記シーケンスに冗長性を持た
せ、図1中のテストパタン数N〜3N,3N〜5N,6
N〜8N及び8N〜10Nの箇所と同様の動作を行わせ
ている。具体的には、選択メモリセルに対して最初に
“W0”を行い、次に同一セルに対して“R0”を行っ
た後、コラムアドレスを1ビットインクリメントさせる
シーケンスを採る。
る。図1,図3記載の実施例では、データ書込みのみの
シーケンスをテストパタン数Nで行っていた。一方、図
4記載の本実施例は、上記シーケンスに冗長性を持た
せ、図1中のテストパタン数N〜3N,3N〜5N,6
N〜8N及び8N〜10Nの箇所と同様の動作を行わせ
ている。具体的には、選択メモリセルに対して最初に
“W0”を行い、次に同一セルに対して“R0”を行っ
た後、コラムアドレスを1ビットインクリメントさせる
シーケンスを採る。
【0018】また、図1中のテストパタン数5N〜6N
の箇所は、“W1”から“W1- R1”に変更される。
このシーケンスによれば、テストパタン長が10Nから
12Nに増加するが、メモリセル選択のアドレス変化は
テストパタン全体で同じになる。従って、BIST(Bu
ilt-In-Self-Test:組み込み自己テスト)手法を用いて
本発明のマージンテスト及び機能テストを行う場合、本
実施例は第1,第2の実施例に比べてアドレス内部生成
用カウンタの論理設計が簡単になるという利点を持つ。
なお、本実施例のシーケンスは、“W0-R0”,“W
1-R1”に限定されず、例えば“W0-W0”,“W1
-W1”等を用いてもよいことは自明である。
の箇所は、“W1”から“W1- R1”に変更される。
このシーケンスによれば、テストパタン長が10Nから
12Nに増加するが、メモリセル選択のアドレス変化は
テストパタン全体で同じになる。従って、BIST(Bu
ilt-In-Self-Test:組み込み自己テスト)手法を用いて
本発明のマージンテスト及び機能テストを行う場合、本
実施例は第1,第2の実施例に比べてアドレス内部生成
用カウンタの論理設計が簡単になるという利点を持つ。
なお、本実施例のシーケンスは、“W0-R0”,“W
1-R1”に限定されず、例えば“W0-W0”,“W1
-W1”等を用いてもよいことは自明である。
【0019】以上、機能テストパタンとしてマーチング
パタンを例に説明してきたが、本発明はこのテストパタ
ンに限定されない。例えば、マーチングパタンと同様な
N系の汎用機能テストパタンであるMSCANパタン,
チェッカーボードパタン等を採用してもよい。また、故
障検出率向上のため、N3/2系,N2系の汎用機能テスト
パタンを用いてもよい。さらに、上記第3の実施例まで
はマルチポートとして2ポートを例に説明してきたが、
本発明はこのポート数に限定されない。
パタンを例に説明してきたが、本発明はこのテストパタ
ンに限定されない。例えば、マーチングパタンと同様な
N系の汎用機能テストパタンであるMSCANパタン,
チェッカーボードパタン等を採用してもよい。また、故
障検出率向上のため、N3/2系,N2系の汎用機能テスト
パタンを用いてもよい。さらに、上記第3の実施例まで
はマルチポートとして2ポートを例に説明してきたが、
本発明はこのポート数に限定されない。
【0020】実施例4 図5は本発明の第4の実施例の要部を示したものであ
る。本図は4ポートRAM用マーチングパタンの一部で
あり、図1中のテストパタン数N〜3Nの箇所に対応し
ている。本実施例の特徴は、1ワード線上の全メモリセ
ルをコラムアドレスシーケンスに沿ってポート数と同じ
だけ分割してメモリセル群を構成し、ポート毎のコラム
アドレスインクリメント(昇順)開始点をすべて異なっ
た該メモリセル群に設定する点にある。
る。本図は4ポートRAM用マーチングパタンの一部で
あり、図1中のテストパタン数N〜3Nの箇所に対応し
ている。本実施例の特徴は、1ワード線上の全メモリセ
ルをコラムアドレスシーケンスに沿ってポート数と同じ
だけ分割してメモリセル群を構成し、ポート毎のコラム
アドレスインクリメント(昇順)開始点をすべて異なっ
た該メモリセル群に設定する点にある。
【0021】また、それに伴い、隣接する該メモリセル
群のデータ読出し,書込みの値を反転させている。図5
において、数字1〜4の矢印全体が1ワード線上の全メ
モリセルに対するアドレスシーケンスに相当する。ま
た、コラムアドレスがMSBからLSBにシフトした
後、コラムアドレスインクリメントの開始点まで戻るア
ドレスシーケンスは、破線の矢印で他と区別して表記し
ている。図中、数字4のメモリセル群がすべて選択され
た後、ロウアドレスが1ビットインクリメントし、異な
るワード線を選択する。以上述べてきたアドレスシーケ
ンスによれば、本発明の第1の実施例と同様に、マージ
ンテストと機能テスト(ここではマーチングパタンによ
る機能テスト)が従来の機能テストと同一のテストパタ
ン長で同時に行うことができる。
群のデータ読出し,書込みの値を反転させている。図5
において、数字1〜4の矢印全体が1ワード線上の全メ
モリセルに対するアドレスシーケンスに相当する。ま
た、コラムアドレスがMSBからLSBにシフトした
後、コラムアドレスインクリメントの開始点まで戻るア
ドレスシーケンスは、破線の矢印で他と区別して表記し
ている。図中、数字4のメモリセル群がすべて選択され
た後、ロウアドレスが1ビットインクリメントし、異な
るワード線を選択する。以上述べてきたアドレスシーケ
ンスによれば、本発明の第1の実施例と同様に、マージ
ンテストと機能テスト(ここではマーチングパタンによ
る機能テスト)が従来の機能テストと同一のテストパタ
ン長で同時に行うことができる。
【0022】実施例5 図6は本発明の第5の実施例の要部を示したもので、図
5記載のアドレスシーケンスの変形例である。本図は、
図5におけるCポート,Dポートのアドレスシーケンス
が異なる。1ワード線上の全メモリセルをコラムアドレ
スシーケンスに沿ってポート数と同じだけ分割してメモ
リセル群を構成し、ポート毎のコラムアドレスインクリ
メント開始点をすべて異なったメモリセル群に設定する
ことにより、ポート間でコラムアドレスに昇順と降順の
両シーケンスを設ける必要がなくなる。従って、本実施
例のような全ポート同一のアドレスシーケンスが可能と
なる。
5記載のアドレスシーケンスの変形例である。本図は、
図5におけるCポート,Dポートのアドレスシーケンス
が異なる。1ワード線上の全メモリセルをコラムアドレ
スシーケンスに沿ってポート数と同じだけ分割してメモ
リセル群を構成し、ポート毎のコラムアドレスインクリ
メント開始点をすべて異なったメモリセル群に設定する
ことにより、ポート間でコラムアドレスに昇順と降順の
両シーケンスを設ける必要がなくなる。従って、本実施
例のような全ポート同一のアドレスシーケンスが可能と
なる。
【0023】
【発明の効果】以上述べてきたように、本発明の機能テ
ストパタンによれば、(i) 同一ワード線上の異なったコ
ラムアドレスを有する複数のメモリセルに対して互いに
異なったポートからデータ書込みを行う場合、これらメ
モリセルの他のポートはデータ読出し状態にある,(ii)
同一ワード線上の異なったコラムアドレスを有する複数
のメモリセルに対して互いに異なったポートを介してデ
ータ読出しを行う場合、これらメモリセルの他のポート
はデータ読出し状態にある。
ストパタンによれば、(i) 同一ワード線上の異なったコ
ラムアドレスを有する複数のメモリセルに対して互いに
異なったポートからデータ書込みを行う場合、これらメ
モリセルの他のポートはデータ読出し状態にある,(ii)
同一ワード線上の異なったコラムアドレスを有する複数
のメモリセルに対して互いに異なったポートを介してデ
ータ読出しを行う場合、これらメモリセルの他のポート
はデータ読出し状態にある。
【0024】従って、従来のようにマージンテスト時、
ポート対応で上記メモリ動作状態を設定することなく、
選択メモリセル1ビットに対して複数のポートを介した
データ書込み及び読出しの同時動作,データの同時読出
し動作が行える。そのため、マージンテストと機能テス
トが従来の機能テストと同一のテストパタン長で同時に
行うことができ、テストパタン長の大幅削減が実現でき
る。
ポート対応で上記メモリ動作状態を設定することなく、
選択メモリセル1ビットに対して複数のポートを介した
データ書込み及び読出しの同時動作,データの同時読出
し動作が行える。そのため、マージンテストと機能テス
トが従来の機能テストと同一のテストパタン長で同時に
行うことができ、テストパタン長の大幅削減が実現でき
る。
【図1】本発明の第1の実施例を示すテストパタンシー
ケンスの図である。
ケンスの図である。
【図2】16個の2ポートメモリセルからなるセルアレ
イの略図である。
イの略図である。
【図3】本発明の第2の実施例の要部を示す図である。
【図4】本発明の第3の実施例の要部を示す図である。
【図5】本発明の第4の実施例の要部を示す図である。
【図6】本発明の第5の実施例の要部を示す図ある。
【図7】従来のテストパタンシーケンスを示す図であ
る。
る。
a メモリセル b メモリセル C セルアレイ WL(A) メモリセルのAポート選択用ワード線 WL(B) メモリセルのBポート選択用ワード線 BL(A) メモリセルのAポート側ビット線 BL(B) メモリセルのBポート側ビット線 CAU コラムアドレスインクリメント(昇順)の方向 CAD コラムアドレスディクリメント(降順)の方向 RAU ロウアドレスインクリメント(昇順)の方向 RAD ロウアドレスディクリメント(降順)の方向
Claims (3)
- 【請求項1】 メモリセルデータの読出し及び書込みが
可能なM個(ただし、M≧2の定数)のポートを有する
マルチポートメモリを試験するための機能テストパタン
において、 同一ワード線上の少なくとも1個のメモリセルに関し
て、メモリセルデータの読出し又は書込みが該メモリセ
ル全体でLポート(ただし、1≦L≦M−1の定数)分
に対して行われ、該メモリセルデータの読出し又は書込
みと同時に、上記同一ワード線上の該メモリセルと異な
るコラムアドレスを有する少なくとも1個の他のメモリ
セルに関して、メモリセルデータの読出し又は書込みが
該メモリセル全体で(M−L)ポート分に対して行わ
れ、 上記同一ワード線上の全メモリセルに関するMポート分
すべてに対してメモリセルデータの読出し又は書込みが
終了した後、該ワード線と異なるロウアドレスで選択さ
れるワード線上の全メモリセルに対して、上記と同一の
シーケンスでメモリセルデータの読出し又は書込みを行
うことを特徴とするマルチポートメモリ用機能テストパ
タン。 - 【請求項2】 同一ワード線上の全メモリセルをMブロ
ックに分割してメモリセル群を構成し、該Mポート分の
メモリセルデータの読出し又は書込みがすべて異なった
該メモリセル群内のメモリセル1ビットに対して行われ
ることを特徴とする請求項1記載のマルチポートメモリ
用機能テストパタン。 - 【請求項3】 同一ワード線上の少なくとも1個のメモ
リセルにおいて、メモリセルデータの読出し又は書込み
が該メモリセル全体でLポート分に対してロウアドレス
の昇順シーケンスで行われ、 該メモリセルデータの読出し又は書込みのシーケンスと
同時に、上記同一ワード線上の該メモリセルと異なるコ
ラムアドレスを有する少なくとも1個の他のメモリセル
関して、メモリセルデータの読出し又は書込みが該メモ
リセル全体で(M−L)ポート分に対してロウアドレス
の降順シーケンスで行われることを特徴とする請求項1
記載のマルチポートメモリ用機能テストパタン。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04061053A JP3081931B2 (ja) | 1992-02-18 | 1992-02-18 | マルチポートメモリ用機能テストパタン |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04061053A JP3081931B2 (ja) | 1992-02-18 | 1992-02-18 | マルチポートメモリ用機能テストパタン |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05234400A JPH05234400A (ja) | 1993-09-10 |
JP3081931B2 true JP3081931B2 (ja) | 2000-08-28 |
Family
ID=13160087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04061053A Expired - Fee Related JP3081931B2 (ja) | 1992-02-18 | 1992-02-18 | マルチポートメモリ用機能テストパタン |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3081931B2 (ja) |
-
1992
- 1992-02-18 JP JP04061053A patent/JP3081931B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05234400A (ja) | 1993-09-10 |
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