JPS61290550A - 階層記憶制御方式 - Google Patents
階層記憶制御方式Info
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- JPS61290550A JPS61290550A JP60131792A JP13179285A JPS61290550A JP S61290550 A JPS61290550 A JP S61290550A JP 60131792 A JP60131792 A JP 60131792A JP 13179285 A JP13179285 A JP 13179285A JP S61290550 A JPS61290550 A JP S61290550A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、階層記憶の制御に係り、特に当該メモリと下
位メモリとの間のストア制御としてストアイン方式を採
用する階層記憶制御方式に関する。
位メモリとの間のストア制御としてストアイン方式を採
用する階層記憶制御方式に関する。
従来、高速の演算処理装置と低速・大容量のメインメモ
リ（以下ＭＳと称する）とのスピード差を埋める方法と
して、特開昭４８−３Ｂ０５６号公報に記載のように、
高速・小容量のバクファメモリ（以下ＢＳと称する）を
演算処理装置内に設け２階層メモリ装置とする方法が実
用化されている。
リ（以下ＭＳと称する）とのスピード差を埋める方法と
して、特開昭４８−３Ｂ０５６号公報に記載のように、
高速・小容量のバクファメモリ（以下ＢＳと称する）を
演算処理装置内に設け２階層メモリ装置とする方法が実
用化されている。
近年、半導体技術の進・歩により演算処理装置とＢＳは
年々高速化される一方で、ＭＳのスピードは大容量・低
価格を要求されるためにほとんど改善されず、両者のス
ピードギャップは拡大しＭＳのスピードが障害となり性
能向上が難しくなっている。
年々高速化される一方で、ＭＳのスピードは大容量・低
価格を要求されるためにほとんど改善されず、両者のス
ピードギャップは拡大しＭＳのスピードが障害となり性
能向上が難しくなっている。
この改警策として、前記公知例で示したようなりＳとＭ
Ｓとの間に、新たに中途・中容量のワークメモリ（以下
ＷＳと称す）を設け、レベルｔをＢｌレベル２ｔｔＷｓ
、、および、レベル３をＭＳとする３階層メモリ装置に
する方法がある。
Ｓとの間に、新たに中途・中容量のワークメモリ（以下
ＷＳと称す）を設け、レベルｔをＢｌレベル２ｔｔＷｓ
、、および、レベル３をＭＳとする３階層メモリ装置に
する方法がある。
ここで、一般にあるレベルのデータが更新されるとそれ
より下位のレベルの当該データを直ちに更新することを
「ストアスルー」方式と呼び、下位レベルに当該データ
を戻す際に更新することを「ストアイン方式と呼ぶ。
より下位のレベルの当該データを直ちに更新することを
「ストアスルー」方式と呼び、下位レベルに当該データ
を戻す際に更新することを「ストアイン方式と呼ぶ。
Ｂ ５−Ｍ５ｌ司、 Ｂ ５−ＷＳ間またはＷＳ −Ｍ
Ｓ間をストアイン方式で制御する場合、当該メモリに所
望のデータがなかった場合、同一レベルの他のメモリ（
他のＢＳまたは他のＷＳ）に最新データが存在する可能
性がある。従ってこの場合、当該メモリから下位レベル
のメモリに対して当該データの読出し要求を発行すると
ともに、同一レベルの他のメモリに問合せを行って、当
該データの最新データが存在するか否かを調べ、最新デ
ータが存在する場合には、当該メモリはこの最新データ
を取り込む必要があるとともに、下位レベルのメモリ中
の当該データをこの最新データで置換しなければならな
い。
Ｓ間をストアイン方式で制御する場合、当該メモリに所
望のデータがなかった場合、同一レベルの他のメモリ（
他のＢＳまたは他のＷＳ）に最新データが存在する可能
性がある。従ってこの場合、当該メモリから下位レベル
のメモリに対して当該データの読出し要求を発行すると
ともに、同一レベルの他のメモリに問合せを行って、当
該データの最新データが存在するか否かを調べ、最新デ
ータが存在する場合には、当該メモリはこの最新データ
を取り込む必要があるとともに、下位レベルのメモリ中
の当該データをこの最新データで置換しなければならな
い。
このようにして、ＢＳ→ＭＳ（、ＷＳ）→ＢＳまたはＷ
ｓ−＋ＭＳ−ｗｓのような最新データの転送と各メモリ
への書込みを以下バイパス動作と称する。
ｓ−＋ＭＳ−ｗｓのような最新データの転送と各メモリ
への書込みを以下バイパス動作と称する。
本発明の目的は、上記のようなストアイン制御方式の階
層記憶において、バイパス動作を効率よく行うことにあ
る。
層記憶において、バイパス動作を効率よく行うことにあ
る。
本発明は、同一レベルの複数個の第１メモリと該第１メ
モリに共通に接続される下位レベルの第２メモリとが階
層記憶を構成し、第１メモリから第２メモリへのストア
がストアイン方式に基づいて制御される階層記憶制御方
式を前提とする。
モリに共通に接続される下位レベルの第２メモリとが階
層記憶を構成し、第１メモリから第２メモリへのストア
がストアイン方式に基づいて制御される階層記憶制御方
式を前提とする。
本発明はこのような方式において、要求されたデータが
第１メモリの１つに存在しないとき該第１メモリは第２
メモリに対し°て当該データの読出し要求を発行して第
２メモリから当該、データを読出さしめるとともに他の
第１メモリに該データの更新されたものが存在するかお
うか調べさせ、該更新されたデータが存在する場合に第
２のメモリは他の第１メモリから転送されてきた該更新
データを読出しデータと入替えて要求元の第１メモリに
転送する動作と第２のメモリ自身に書込む動作とを独立
に制御し、かつ該データの入替が完了したとき要求元の
第１メモリから送られる転送許可信号を受けるまで要求
の第１メモリへのデータ転送を保留するよう構成された
階層記憶制御方式を特徴とする。
第１メモリの１つに存在しないとき該第１メモリは第２
メモリに対し°て当該データの読出し要求を発行して第
２メモリから当該、データを読出さしめるとともに他の
第１メモリに該データの更新されたものが存在するかお
うか調べさせ、該更新されたデータが存在する場合に第
２のメモリは他の第１メモリから転送されてきた該更新
データを読出しデータと入替えて要求元の第１メモリに
転送する動作と第２のメモリ自身に書込む動作とを独立
に制御し、かつ該データの入替が完了したとき要求元の
第１メモリから送られる転送許可信号を受けるまで要求
の第１メモリへのデータ転送を保留するよう構成された
階層記憶制御方式を特徴とする。
以下、本発明の−・実施例について図面を用いて説明す
る。
る。
第１図は、本実施側の全体のブロック図であり、Ｏ〜３
は演算処理装置（以下ＩＰＯ〜５という）であり、４−
０〜４−３はＩＰＯ〜３のそれぞれのバッファメモリ（
以下Ｂ５４−Ｑ〜４−３という）であり、５−０〜５−
３はＢ５４−０〜４−３に収容されたデータのアドレス
を格納しているバッファアドレスアレイ（以下ＢＡＡ５
−Ｑ〜５−３という）である。６−０および６−１はＩ
ＰＯとＩＰｌ 、ＩＦ５とＩＦ５のそれぞれの組が共有
するワークメモリ（以下ＷＳ６−０．６−１）であり、
７−０．７−１はＷＳ６−０．６−１それぞれの制御回
路（以下ＷＳＣ７−０，７−１という）である。１７は
ＷＳ６−０，６−１が共有するメインメモリ（以下ＭＳ
という）である。１８〜２４は前記ユニットを第１図の
如く接続するインタフェースケーブル（以下ＣＢ１８〜
２４という）である。
は演算処理装置（以下ＩＰＯ〜５という）であり、４−
０〜４−３はＩＰＯ〜３のそれぞれのバッファメモリ（
以下Ｂ５４−Ｑ〜４−３という）であり、５−０〜５−
３はＢ５４−０〜４−３に収容されたデータのアドレス
を格納しているバッファアドレスアレイ（以下ＢＡＡ５
−Ｑ〜５−３という）である。６−０および６−１はＩ
ＰＯとＩＰｌ 、ＩＦ５とＩＦ５のそれぞれの組が共有
するワークメモリ（以下ＷＳ６−０．６−１）であり、
７−０．７−１はＷＳ６−０．６−１それぞれの制御回
路（以下ＷＳＣ７−０，７−１という）である。１７は
ＷＳ６−０，６−１が共有するメインメモリ（以下ＭＳ
という）である。１８〜２４は前記ユニットを第１図の
如く接続するインタフェースケーブル（以下ＣＢ１８〜
２４という）である。
以上を構成要素とし、このうちＢＳ（以下個別のＢＳを
意識せずＢＳ全体をいうときには符号を省略する。）を
レベル１．ｗｓをレベル２゜ＭＳをレベル３とする３階
層から成る多重階層メモリ装置を構成する。以下の実施
例の説明では、ＢＳ−ＷＳ間はストアスル一方式で制御
され、ＷＳ−ＭＳ間はストア、イン方式で制御されるも
のとする。ここで、ＣＢ１８−２１とＣＢ２３゜２４は
太い実線で示しＣＢ２２のみ細い実線で示したのは、前
者はデータ線と制御線から成るのに対し、後者は制御線
のみから成ることを区別するためである。
意識せずＢＳ全体をいうときには符号を省略する。）を
レベル１．ｗｓをレベル２゜ＭＳをレベル３とする３階
層から成る多重階層メモリ装置を構成する。以下の実施
例の説明では、ＢＳ−ＷＳ間はストアスル一方式で制御
され、ＷＳ−ＭＳ間はストア、イン方式で制御されるも
のとする。ここで、ＣＢ１８−２１とＣＢ２３゜２４は
太い実線で示しＣＢ２２のみ細い実線で示したのは、前
者はデータ線と制御線から成るのに対し、後者は制御線
のみから成ることを区別するためである。
次に本実施例で示すメモリ間のデータの一致保証につい
て説明する。データの一致保証はＢ５−Ｂ５間、ＢＳ−
ＷＳ間、ｗｓ−ｗｓ間、ＷＳ−ＭＳ間における一致保証
に分けられる。
て説明する。データの一致保証はＢ５−Ｂ５間、ＢＳ−
ＷＳ間、ｗｓ−ｗｓ間、ＷＳ−ＭＳ間における一致保証
に分けられる。
第２図はＢ ５−ＷＳ間をストアスル一方式で制御する
場合のＢ５−Ｂ５．ＢＳ−ＷＳ間の一致保証回路を示し
ている。第２図はＷＳｅ２−０の一部をさらに詳細に示
しており、２５．２６はフロントアドレスアレイ（以下
Ｆ Ａ Ａ ２５．２６という。）、２７は判定回路、
２８はワークアドレスアレイ（以下ＷＡＡ２８という。
場合のＢ５−Ｂ５．ＢＳ−ＷＳ間の一致保証回路を示し
ている。第２図はＷＳｅ２−０の一部をさらに詳細に示
しており、２５．２６はフロントアドレスアレイ（以下
Ｆ Ａ Ａ ２５．２６という。）、２７は判定回路、
２８はワークアドレスアレイ（以下ＷＡＡ２８という。
）である。
ここで、ＦＡＡ２５とＦＡＡ２６はＢＡＡ５−０とＢＡ
Ａ５−１の内容を写したものであり、ＷＡＡ２８−０は
ＷＳ ６−０に収容されるデータのアドレスを格納して
いる。第１図に示すＩＰＯでストア要求が発生すると、
ＢＡＡ５−０が検索され、その結果ストアされるべきデ
ータのアドレスがあればＢ５４−０にストアし、なけれ
ばストアしない。次にストア・スル一方式であるので、
ＷＳ６−０にはＢ５４−０の有無にかかわらずこのデー
タがストアされる。ＷＳｅ２−〇はＷＡＡ２８−０を検
索し、当該アドレスがあれば無条件でＷＳにストアし、
なければＭＳより当該アドレスデータを読出してからス
トアするがＭＳよりの読出しについては後述する。
Ａ５−１の内容を写したものであり、ＷＡＡ２８−０は
ＷＳ ６−０に収容されるデータのアドレスを格納して
いる。第１図に示すＩＰＯでストア要求が発生すると、
ＢＡＡ５−０が検索され、その結果ストアされるべきデ
ータのアドレスがあればＢ５４−０にストアし、なけれ
ばストアしない。次にストア・スル一方式であるので、
ＷＳ６−０にはＢ５４−０の有無にかかわらずこのデー
タがストアされる。ＷＳｅ２−〇はＷＡＡ２８−０を検
索し、当該アドレスがあれば無条件でＷＳにストアし、
なければＭＳより当該アドレスデータを読出してからス
トアするがＭＳよりの読出しについては後述する。
この状態で、ＢＳ′ｙ−１にも当該アドレスのデータが
存在していれば、ＢｓＶ−１の内容は古くなっており、
Ｂ５４−０とＷＳ６−０は一致しているが、Ｂ５４−１
とＢ５４−０．ＷＳ６−０とは不一致である。次に、Ｆ
ＡＡ ２６を検索し、当該アドレスがＢ５４−１に存在
するか否かを調べ、存在すれば、ＦＡＡ２６の当該アド
レスをキャンセルするとともに、ＣＢ１９でＢＡＡ５−
１ 、Ｂ５４−１の当該アドレスをキャンセルする。こ
の状態で、ＩＰｌはＢ５４−１内の当該アドレスのデー
タが使えなくなり、使うとすればＷＳ６−０より読出す
ことになり、Ｂ５４−Ｏ−ＢＳ４−１間、Ｂ５４−Ｏ−
ＷＳ６−０間、Ｂ５４−１−ＷＳ６−０間の一致を保証
する。
存在していれば、ＢｓＶ−１の内容は古くなっており、
Ｂ５４−０とＷＳ６−０は一致しているが、Ｂ５４−１
とＢ５４−０．ＷＳ６−０とは不一致である。次に、Ｆ
ＡＡ ２６を検索し、当該アドレスがＢ５４−１に存在
するか否かを調べ、存在すれば、ＦＡＡ２６の当該アド
レスをキャンセルするとともに、ＣＢ１９でＢＡＡ５−
１ 、Ｂ５４−１の当該アドレスをキャンセルする。こ
の状態で、ＩＰｌはＢ５４−１内の当該アドレスのデー
タが使えなくなり、使うとすればＷＳ６−０より読出す
ことになり、Ｂ５４−Ｏ−ＢＳ４−１間、Ｂ５４−Ｏ−
ＷＳ６−０間、Ｂ５４−１−ＷＳ６−０間の一致を保証
する。
Ｂ５４−２．４−３とＷＳ６−１の間についても、同様
に考えれば一致保証ができる。また、データの読出し動
作の場合は、Ｂ Ｓ ４− ｏとＢ５４−１で不一致が
生じないので、Ｂ Ｓ ４−０゜ＷＳ６−０の順に検索
しＷＳ ６−０にも無ければＭＳより続出す。Ｗｓｔｓ
−１；ｌＡも第２図に示すＷ Ｓ ６−０系と同様であ
る。
に考えれば一致保証ができる。また、データの読出し動
作の場合は、Ｂ Ｓ ４− ｏとＢ５４−１で不一致が
生じないので、Ｂ Ｓ ４−０゜ＷＳ６−０の順に検索
しＷＳ ６−０にも無ければＭＳより続出す。Ｗｓｔｓ
−１；ｌＡも第２図に示すＷ Ｓ ６−０系と同様であ
る。
前述の例、で、Ｂ５４−０にもＷＳ６−０にも当該デー
タがなかった場合に単にＭＳより読出すと表現したが、
実はＷＳ−ＭＳ間はストアイン方式のためＷＳ６−１に
最新データが存在する可能性が有る。そのため、ＷＳｅ
２−０には第３図に示すメモリ構成のテーブルを持ちＷ
Ｓ間の間合せ制御を行っている。
タがなかった場合に単にＭＳより読出すと表現したが、
実はＷＳ−ＭＳ間はストアイン方式のためＷＳ６−１に
最新データが存在する可能性が有る。そのため、ＷＳｅ
２−０には第３図に示すメモリ構成のテーブルを持ちＷ
Ｓ間の間合せ制御を行っている。
第３図において、３１はアドレスレジスタであり、ＩＰ
ｏのアクセス要求のあったアドレスを格納しており、下
位ビットはＷＡＡ２Ｂ−０のカラムアドレスを示し、上
位ビットがエントリとして登録される。５２−０はイク
スクルーシ１とＷＳ６−１に存在する可能性があるかな
いかを示し、°１′であればその可能性がなく（排他＞
、ｅ Ｏ＋であればその可能性が有ることを示す。３
３−０はチェンジビットアレイ（ＣＢＡ３３−０）であ
り、ＷＡＡ２８−０エントリ毎にストアしたか否かの情
報をもち、ストアした場合に、°１′を書込む。３４は
比較器であり、ＷＡＡ２Ｂ−０に登録されたエントリー
とアドレスレジスタ３１の上位ビットを比較し、当該ア
ドレスがＷＳ６−０に有るか否かを判断し、有れば′１
′を出力する。ここで、ＷＡＡ２８−０゜ＥＸＡ５２−
０ 、ＣＢＡｊ３−０は共に４０−構成としたが、ロー
数は任意であり、また、ＷＳｅ２−１には同様にＷＡＡ
２８−１ 、ＥＸＡ３２−１．ＣＢＡ３３−１が有る。
ｏのアクセス要求のあったアドレスを格納しており、下
位ビットはＷＡＡ２Ｂ−０のカラムアドレスを示し、上
位ビットがエントリとして登録される。５２−０はイク
スクルーシ１とＷＳ６−１に存在する可能性があるかな
いかを示し、°１′であればその可能性がなく（排他＞
、ｅ Ｏ＋であればその可能性が有ることを示す。３
３−０はチェンジビットアレイ（ＣＢＡ３３−０）であ
り、ＷＡＡ２８−０エントリ毎にストアしたか否かの情
報をもち、ストアした場合に、°１′を書込む。３４は
比較器であり、ＷＡＡ２Ｂ−０に登録されたエントリー
とアドレスレジスタ３１の上位ビットを比較し、当該ア
ドレスがＷＳ６−０に有るか否かを判断し、有れば′１
′を出力する。ここで、ＷＡＡ２８−０゜ＥＸＡ５２−
０ 、ＣＢＡｊ３−０は共に４０−構成としたが、ロー
数は任意であり、また、ＷＳｅ２−１には同様にＷＡＡ
２８−１ 、ＥＸＡ３２−１．ＣＢＡ３３−１が有る。
第４図は、Ｂ５４−０にもＷＳ６−ＱＣも当該アドレス
のデータが存在しなかった場合の各レベルのメモリ間の
制御を示す。■は第１図のＢＡＡ５−０を検索した結果
、Ｂ５４−０になかった（ＮＩＢＳ：ノット・イン・Ｂ
Ｓ）ことを示し、■でＷＳ６−０に間合せ、ストアの場
合は書込みデータも送る。■は、第３図に示すＷＡＡ２
８−０を検索した結果、比較器３４から′０゛が出力さ
れＷＳ６−０になかった（ＮｉＷＳ：ノット・インＷＳ
）ことを示す。
のデータが存在しなかった場合の各レベルのメモリ間の
制御を示す。■は第１図のＢＡＡ５−０を検索した結果
、Ｂ５４−０になかった（ＮＩＢＳ：ノット・イン・Ｂ
Ｓ）ことを示し、■でＷＳ６−０に間合せ、ストアの場
合は書込みデータも送る。■は、第３図に示すＷＡＡ２
８−０を検索した結果、比較器３４から′０゛が出力さ
れＷＳ６−０になかった（ＮｉＷＳ：ノット・インＷＳ
）ことを示す。
Ｎ１ｗ５を検出すると、ＷＳ６−０は■でＭｇＩ７に当
該データの読出しを要求すると同時に、■でＷＳ６−１
に当該データのアドレスを送り、最新データの有無を検
証する。ＷＳ０７−１は第３図と同様にアドレスレジス
タとＷＡＡ２８−１ 、ＥＸＡ５２−１ 、ＣＢＡ５５
−１と比較器をもち％ＷＳ６−０より送られたアドレス
はこのアドレスレジスタに格納され、Ｗ Ａ Ａ ２８
−１ 。
該データの読出しを要求すると同時に、■でＷＳ６−１
に当該データのアドレスを送り、最新データの有無を検
証する。ＷＳ０７−１は第３図と同様にアドレスレジス
タとＷＡＡ２８−１ 、ＥＸＡ５２−１ 、ＣＢＡ５５
−１と比較器をもち％ＷＳ６−０より送られたアドレス
はこのアドレスレジスタに格納され、Ｗ Ａ Ａ ２８
−１ 。
ＥＸＡ３２−１．ＣＢＡ５３−１の検索シーケンスが起
動される。検索結果は８通り考えられるが、この内、Ｗ
Ｓ６−ｔまたはＢ５４−１に最ＷＳ；インＷＳ）ことを
示し、Ｅ Ｘ Ａ ３２−１のＥＸビット−１でありＷ
Ｓ ６−０には当該データが無いことを示し、かつ、Ｃ
Ｂ Ａ ３５−１のＣビット−１でありＷＳ６−１で当
該データが更新されたことを示しているケースのみであ
る。残る７つのナースはＭＳ内の当該データが最新であ
り、■の要求でＭＳより読出したデータがＷＳ６−０に
送られる。０の状態を検出すると、ＷＳ６−１はののバ
イパス動作を起動しＭＳに最新データを転送し、同時に
以下のデータ転送によりＷＳｓ−１，ＭＳ 、ＷＳ６−
０の一致保証が可能となるのでＥＸピッ）−０，Ｃビッ
ト−〇にする。また、■でバイパス動作を起動したこと
をＷＳ６−０に報告する。ＭＳは■の要求で読出した旧
データの代りにこのバイパスデータを読出しデータとし
て■でＷＳ６−０に送り出し、同時に、［株］でＭＳ自
身、当該アドレスにストアしデータを最新にする。■で
ＭＳから送られたデータはＷＳ ６−０にストアされる
が、工ＰＯの要求が読出し要求であればこのストアした
データを■でＢ５４−０へ転送し、要求がストアであれ
ばこのストアしたデータに更にＩＰＯからのデータをス
トアする。
動される。検索結果は８通り考えられるが、この内、Ｗ
Ｓ６−ｔまたはＢ５４−１に最ＷＳ；インＷＳ）ことを
示し、Ｅ Ｘ Ａ ３２−１のＥＸビット−１でありＷ
Ｓ ６−０には当該データが無いことを示し、かつ、Ｃ
Ｂ Ａ ３５−１のＣビット−１でありＷＳ６−１で当
該データが更新されたことを示しているケースのみであ
る。残る７つのナースはＭＳ内の当該データが最新であ
り、■の要求でＭＳより読出したデータがＷＳ６−０に
送られる。０の状態を検出すると、ＷＳ６−１はののバ
イパス動作を起動しＭＳに最新データを転送し、同時に
以下のデータ転送によりＷＳｓ−１，ＭＳ 、ＷＳ６−
０の一致保証が可能となるのでＥＸピッ）−０，Ｃビッ
ト−〇にする。また、■でバイパス動作を起動したこと
をＷＳ６−０に報告する。ＭＳは■の要求で読出した旧
データの代りにこのバイパスデータを読出しデータとし
て■でＷＳ６−０に送り出し、同時に、［株］でＭＳ自
身、当該アドレスにストアしデータを最新にする。■で
ＭＳから送られたデータはＷＳ ６−０にストアされる
が、工ＰＯの要求が読出し要求であればこのストアした
データを■でＢ５４−０へ転送し、要求がストアであれ
ばこのストアしたデータに更にＩＰＯからのデータをス
トアする。
第５図は、第４図のうち■〜［Ｆ］をタイムチャートで
示したものである。ここで注目すべきは、ＷＳ６−０よ
り送られたビジィ信号がＭｇＩ２内でラッチされてリー
ドデータの送出を保留させ、■の検索の結果バイパスが
起動されれば、ＷＳ６−１よりその旨を■でＷＳ６−Ｑ
に報告されると、ＷＳ６−０はバイパスデータがＭＳに
到着し、リードデータと入替ってＭＳより送出できる様
になるまでの時間を見計いビジィ信号を落とし、バイパ
スデータを受付可能とすることである。一方、バイパス
動作が起動しなかりたならば、直ちにビジィを落し、リ
ードデータを受付ける。
示したものである。ここで注目すべきは、ＷＳ６−０よ
り送られたビジィ信号がＭｇＩ２内でラッチされてリー
ドデータの送出を保留させ、■の検索の結果バイパスが
起動されれば、ＷＳ６−１よりその旨を■でＷＳ６−Ｑ
に報告されると、ＷＳ６−０はバイパスデータがＭＳに
到着し、リードデータと入替ってＭＳより送出できる様
になるまでの時間を見計いビジィ信号を落とし、バイパ
スデータを受付可能とすることである。一方、バイパス
動作が起動しなかりたならば、直ちにビジィを落し、リ
ードデータを受付ける。
第４図とは逆に、ＷＳ６−１に当該データがなく、ＷＳ
１５−ｏに最新データがあればＷＳ（５−〇よりバイパ
ス動作を起動するが、前述と同様に処理される。
１５−ｏに最新データがあればＷＳ（５−〇よりバイパ
ス動作を起動するが、前述と同様に処理される。
第６図は第４図、第５図に示す動作を実現するための回
路構成を示したものである。第２図と同じ＜２７は判定
回路であり、また■〜Ｏは、第４図および第５図と同じ
動作を意味する。６１はリクエスト制御回路であり、■
でＮ１ＷＳを検出したときＭｇＩ７に対し■でリードリ
クエストを送る。６２はビジィ制御回路であり、■の時
にＭｇＩ７へ■でビジィ信号を送り、■でビジィ信号を
リセットする。６５は第３図の間合せ制御回路であり、
当該データがＢ５４−１゜ＷＳ６−１に存在する可能性
をチェックし、可能性があれば■で間合せる。６４も間
合せ回路であるが■の間合せに対して当該データの最新
データがＷＳ６−１に存在するか否かを判定し。
路構成を示したものである。第２図と同じ＜２７は判定
回路であり、また■〜Ｏは、第４図および第５図と同じ
動作を意味する。６１はリクエスト制御回路であり、■
でＮ１ＷＳを検出したときＭｇＩ７に対し■でリードリ
クエストを送る。６２はビジィ制御回路であり、■の時
にＭｇＩ７へ■でビジィ信号を送り、■でビジィ信号を
リセットする。６５は第３図の間合せ制御回路であり、
当該データがＢ５４−１゜ＷＳ６−１に存在する可能性
をチェックし、可能性があれば■で間合せる。６４も間
合せ回路であるが■の間合せに対して当該データの最新
データがＷＳ６−１に存在するか否かを判定し。
存在すれば■でＷＳ ６−０に応答し、同時にののバイ
パス動作を起動し、６８のデータレジスタに最新データ
を送る。６５はリクエスト受付はラッチであり、■でリ
ードリクエストを受付けるとＲＡＭ７１よりデータを読
出しリードデータレジスタ６９にセットする。ビジィ受
付はラッチ６６はビジィ制御回路６２より送られたビジ
ィ信号をラッチしセレクタ６７に送る。セレクタ６７は
ビジィ信号がセットされていると１ｗ５ｓ−ｏへのデー
タ転送を止め、そうでないとき、のでなければリードデ
ータレジスタ６９を選択し、のであればデータレジスタ
６８を選択し■でＷＳ６−０ヘデータ転送する。したが
って、前述の如く、のでバイパスデータがＭＳに送られ
るまでビジィ信号をセット状態にしておけばリードデー
タの送出を抑止できる。なおビジィ信号をリセットする
ことはＭＳが転送許可信号を受けることと等価である。
パス動作を起動し、６８のデータレジスタに最新データ
を送る。６５はリクエスト受付はラッチであり、■でリ
ードリクエストを受付けるとＲＡＭ７１よりデータを読
出しリードデータレジスタ６９にセットする。ビジィ受
付はラッチ６６はビジィ制御回路６２より送られたビジ
ィ信号をラッチしセレクタ６７に送る。セレクタ６７は
ビジィ信号がセットされていると１ｗ５ｓ−ｏへのデー
タ転送を止め、そうでないとき、のでなければリードデ
ータレジスタ６９を選択し、のであればデータレジスタ
６８を選択し■でＷＳ６−０ヘデータ転送する。したが
って、前述の如く、のでバイパスデータがＭＳに送られ
るまでビジィ信号をセット状態にしておけばリードデー
タの送出を抑止できる。なおビジィ信号をリセットする
ことはＭＳが転送許可信号を受けることと等価である。
７０はライトデータレジスタであり、データレジスタ６
８にある最新データを任意の時間に［株］で転送しＲＡ
Ｍ７１に書込む。
８にある最新データを任意の時間に［株］で転送しＲＡ
Ｍ７１に書込む。
なお本発明をＢＳ−ＭＳの２階層メモリに適用する場合
には次のような注意が必要である。
には次のような注意が必要である。
まずＢＳ−ＭＳ間はストアイン方式で制御されること、
第２にＢＳと他のＢＳとの間に上記■および■の制御情
報を伝えるＣＢ２２に相当する制御線を設けるかあるい
はＢＳとＭＳとの問うようにする。後者の場合、第６図
に示すビジィ制御回路６２９問合せ制御回路６３および
問合せ制御ｌｌ１ｒｊｊＪ路６４はこのＭ２Ｏ内に設け
られる。
第２にＢＳと他のＢＳとの間に上記■および■の制御情
報を伝えるＣＢ２２に相当する制御線を設けるかあるい
はＢＳとＭＳとの問うようにする。後者の場合、第６図
に示すビジィ制御回路６２９問合せ制御回路６３および
問合せ制御ｌｌ１ｒｊｊＪ路６４はこのＭ２Ｏ内に設け
られる。
また本発明をＢＳ−ＷＳ−ＭＳの３階層メモリに適用す
る場合であって、ＢＳ−ＷＳ間をストアイン方式で制御
する場合についても上記ＢＳ−ＭＳの２階層メモリの場
合と同様であるが、ＷＳに上記ＭＳＣとＭＳの機能を併
わせもたせればよい。
る場合であって、ＢＳ−ＷＳ間をストアイン方式で制御
する場合についても上記ＢＳ−ＭＳの２階層メモリの場
合と同様であるが、ＷＳに上記ＭＳＣとＭＳの機能を併
わせもたせればよい。
本発明によれば、バイパス動作と下位レベルのメモリ自
身に更新データを書き込む動作とを独立に実行できると
ともに、当該メモリと同一レベルの他のメモリから最新
データの有無に関して報告があり下位レベルのメモリか
ら読み出されたデータが更新されるまで該データの転送
を保留できるので、効率のよいバイパス動作が行える。
身に更新データを書き込む動作とを独立に実行できると
ともに、当該メモリと同一レベルの他のメモリから最新
データの有無に関して報告があり下位レベルのメモリか
ら読み出されたデータが更新されるまで該データの転送
を保留できるので、効率のよいバイパス動作が行える。
第１ｇｌは本発明による一実施例のシステム構成届、第
２図はＢ５−Ｂ５．ＢＳ−ＷＳ間の一致制御方式を示す
ブロック図、第３図はＷＳ間の間合せ制御の方式を示す
ブロック図、−第４図はバイパス動作の制御７ａ−を示
す図、第５図は第４図のうち■〜■までのｒａｍ状況を
示すタイムチャート、第６図は第４図〜第５図に対応し
て関連する機構の構成を示すブロック図である。 ０〜３・・・演算処理装置、４−０〜４−３・・・バッ
ファメモリ、６−０．６−１・・・ワークメモリ、７−
０７−１・・・ワークメモリコントロール、１７・・・
メインメモリ、１８〜２４・・・インタフェースケーブ
ル。 茅 ＩＣＵ 第 ５１！ｌ
２図はＢ５−Ｂ５．ＢＳ−ＷＳ間の一致制御方式を示す
ブロック図、第３図はＷＳ間の間合せ制御の方式を示す
ブロック図、−第４図はバイパス動作の制御７ａ−を示
す図、第５図は第４図のうち■〜■までのｒａｍ状況を
示すタイムチャート、第６図は第４図〜第５図に対応し
て関連する機構の構成を示すブロック図である。 ０〜３・・・演算処理装置、４−０〜４−３・・・バッ
ファメモリ、６−０．６−１・・・ワークメモリ、７−
０７−１・・・ワークメモリコントロール、１７・・・
メインメモリ、１８〜２４・・・インタフェースケーブ
ル。 茅 ＩＣＵ 第 ５１！ｌ
Claims (1)
- 同一レベルの複数個の第１メモリと該第１メモリに共通
に接続される下位レベルの第２メモリとが階層記憶を構
成し、第１メモリから第２メモリへのストアがストアイ
ン方式に基づいて制御される階層記憶制御方式において
、要求されたデータが第１メモリの１つに存在しないと
き該第１メモリは第２メモリに対して当該データの読出
し要求を発行して第２メモリから当該データを読出さし
めるとともに他の第１メモリに該データの更新されたも
のが存在するかどうか調べさせ、該更新されたデータが
存在する場合に第２のメモリは他の第１メモリから転送
されてきた該更新データを前記読出しデータと入替えて
要求元の第１メモリに転送する動作と第２のメモリ自身
に書込む動作とを独立に制御し、かつ前記データの入替
えが完了したとき要求元の第１メモリから送られる転送
許可信号を受けるまで該要求元の第１メモリへのデータ
転送を保留するよう構成されたことを特徴とする階層記
憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131792A JPS61290550A (ja) | 1985-06-19 | 1985-06-19 | 階層記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131792A JPS61290550A (ja) | 1985-06-19 | 1985-06-19 | 階層記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290550A true JPS61290550A (ja) | 1986-12-20 |
| JPH0415494B2 JPH0415494B2 (ja) | 1992-03-18 |
Family
ID=15066237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131792A Granted JPS61290550A (ja) | 1985-06-19 | 1985-06-19 | 階層記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290550A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01269142A (ja) * | 1988-04-20 | 1989-10-26 | Hitachi Ltd | 計算機システム |
| DE4022885A1 (de) * | 1989-07-18 | 1991-01-31 | Hitachi Ltd | Verfahren zum neuadressieren eines speichers und speichersystem mit einer rangordnung |
| JPH07121442A (ja) * | 1993-10-14 | 1995-05-12 | Internatl Business Mach Corp <Ibm> | データ処理システム及び制御方法 |
| JPH07152646A (ja) * | 1993-07-15 | 1995-06-16 | Bull Sa | 記憶階層レベル間での交換のコヒーレンシー管理方法 |
| JPH07210461A (ja) * | 1993-12-28 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | ストア・イン第２レベル・キャッシュ制御装置 |
| US6240491B1 (en) | 1993-07-15 | 2001-05-29 | Bull S.A. | Process and system for switching between an update and invalidate mode for each cache block |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109180A (en) * | 1980-11-10 | 1982-07-07 | Ibm | Multiprocessing system |
-
1985
- 1985-06-19 JP JP60131792A patent/JPS61290550A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109180A (en) * | 1980-11-10 | 1982-07-07 | Ibm | Multiprocessing system |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01269142A (ja) * | 1988-04-20 | 1989-10-26 | Hitachi Ltd | 計算機システム |
| US5313602A (en) * | 1988-04-20 | 1994-05-17 | Hitachi, Ltd. | Multiprocessor system and method of control over order of transfer of data between buffer storages |
| DE4022885A1 (de) * | 1989-07-18 | 1991-01-31 | Hitachi Ltd | Verfahren zum neuadressieren eines speichers und speichersystem mit einer rangordnung |
| US5317704A (en) * | 1989-07-18 | 1994-05-31 | Hitachi, Ltd. | Storage relocating method and hierarchy storage system utilizing a cache memory |
| JPH07152646A (ja) * | 1993-07-15 | 1995-06-16 | Bull Sa | 記憶階層レベル間での交換のコヒーレンシー管理方法 |
| US6240491B1 (en) | 1993-07-15 | 2001-05-29 | Bull S.A. | Process and system for switching between an update and invalidate mode for each cache block |
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| JPH07210461A (ja) * | 1993-12-28 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | ストア・イン第２レベル・キャッシュ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415494B2 (ja) | 1992-03-18 |
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