JPH01265315A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH01265315A JPH01265315A JP63093837A JP9383788A JPH01265315A JP H01265315 A JPH01265315 A JP H01265315A JP 63093837 A JP63093837 A JP 63093837A JP 9383788 A JP9383788 A JP 9383788A JP H01265315 A JPH01265315 A JP H01265315A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 230000000630 rising effect Effects 0.000 claims description 15
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 15
- 239000002131 composite material Substances 0.000 description 13
- 230000003111 delayed effect Effects 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 9
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/06—Clock generators producing several clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＡＣ規格向上に有効な第３の内部クロック信号を生成す
る半導体回路装置に関し、 ＡＣ規格の向上を図ることを目的とし、外部クロック信
号の立上りエツジに同期して立下る第１の内部クロック
信号を生成する第１クロック生成手段と、外部クロック
信号の立下りエツジに同期して立下る第２の内部クロッ
ク信号を生成する第２クロック生成手段とを備えた半導
体回路装置において、前記第１の内部クロック信号の立
下りエツジで立上り、また、前記第２の内部クロック信
号の立下りエツジで立下る第３の内部クロック信号を生
成する第３のクロック生成手段を設けて構成している。
る半導体回路装置に関し、 ＡＣ規格の向上を図ることを目的とし、外部クロック信
号の立上りエツジに同期して立下る第１の内部クロック
信号を生成する第１クロック生成手段と、外部クロック
信号の立下りエツジに同期して立下る第２の内部クロッ
ク信号を生成する第２クロック生成手段とを備えた半導
体回路装置において、前記第１の内部クロック信号の立
下りエツジで立上り、また、前記第２の内部クロック信
号の立下りエツジで立下る第３の内部クロック信号を生
成する第３のクロック生成手段を設けて構成している。
本発明は、半導体回路装置、特に、ＬＳＩ等の出力バッ
ファ制御用に用いてＡＣ規格向上に有効な第３の内部ク
ロック信号を生成する半導体回路装置に関する。
ファ制御用に用いてＡＣ規格向上に有効な第３の内部ク
ロック信号を生成する半導体回路装置に関する。
一般に、マイクロコンピュータ等のＬＳＩでは、チップ
内部で発生した信号をチップ外部に取り出すに際し、出
力バッファ部を内部クロック信号で制御している。
内部で発生した信号をチップ外部に取り出すに際し、出
力バッファ部を内部クロック信号で制御している。
第５図はこの種の出力バッファ部の一例を示す図である
。２つのＡＮＤｌａ、ｌｂおよび２つのＮ０Ｒ１ｃ、ｌ
ｄで構成されたフリップフロップ１は、出力セット信号
Ｓ ＳＥＴが入力されると、第１の内部クロック信号φ
ｌ （あるいは第２の内部クロック信号φ２）の立上り
エツジのタイミングでセットされ、２段のインバータ２
ｂ、２ｃを介して出力バッファ３のＮチャネルトランジ
スタ３ｂを駆動し、出力端子ＰＯに“Ｌ″を出力する。
。２つのＡＮＤｌａ、ｌｂおよび２つのＮ０Ｒ１ｃ、ｌ
ｄで構成されたフリップフロップ１は、出力セット信号
Ｓ ＳＥＴが入力されると、第１の内部クロック信号φ
ｌ （あるいは第２の内部クロック信号φ２）の立上り
エツジのタイミングでセットされ、２段のインバータ２
ｂ、２ｃを介して出力バッファ３のＮチャネルトランジ
スタ３ｂを駆動し、出力端子ＰＯに“Ｌ″を出力する。
一方、出力リセット信号３１３７が入力されると、フリ
ップフロップ１は第１の内部クロック信号φ１（あるい
は第２の内部クロック信号φ２）の立上リエッジのタイ
ミングでリセットされ、インパーク２ｂ、２ｃを介して
出力バッファ３のＰチャネルトランジスタ３ａを駆動し
、出力端子ＰＯにＨ″を出力する。すなわち、任意ある
いは所定のタイミングで入力されたＳ ３Ｅ？およびＳ
。７は、φ１ （あるいはφ２）によって−旦同期され
た後、出力端子ｐｏから出力信号としてチップ外部に出
力されていく。なお、第５図の例ではＳ３！７．５ＲＩ
Ｔとも同じφ、又はφ２のタイミングを使っているが、
Ｓ ＳＥＴがφｌ 、５Ｒ３Ｔがφ２というようにタイ
ミングがちがってもかまわない。
ップフロップ１は第１の内部クロック信号φ１（あるい
は第２の内部クロック信号φ２）の立上リエッジのタイ
ミングでリセットされ、インパーク２ｂ、２ｃを介して
出力バッファ３のＰチャネルトランジスタ３ａを駆動し
、出力端子ＰＯにＨ″を出力する。すなわち、任意ある
いは所定のタイミングで入力されたＳ ３Ｅ？およびＳ
。７は、φ１ （あるいはφ２）によって−旦同期され
た後、出力端子ｐｏから出力信号としてチップ外部に出
力されていく。なお、第５図の例ではＳ３！７．５ＲＩ
Ｔとも同じφ、又はφ２のタイミングを使っているが、
Ｓ ＳＥＴがφｌ 、５Ｒ３Ｔがφ２というようにタイ
ミングがちがってもかまわない。
第６図はφ１、φ２を生成するクロック生成回路（第１
および第２クロック生成手段）ＣＫの一例を示す図であ
る。第６図において、チップ外部から端子ＰＩに加えら
れた外部クロック信号ＥＸｃｐは、Ｎ Ａ Ｎ Ｄ ５
に加えられるとともに、ＩＮｖ６を介して反転された後
、ＮＡＮＤ７にも加えられる。ＮＡＮＤ５の出力はＩＮ
Ｖ８〜１０を介してφ１として取り出されるとともに、
ＩＮＶ８、ＩＮＶ９の間から第１のデイレイ回路１１を
通って所定の時間Ｔｄｌ遅らされた後、ＮＡＮＤ７に加
えられている。また、ＮＡＮＤ７の出力は、ＩＮＶ１２
〜１４を介してφ２として取り出されるとともに、ＩＮ
Ｖ１２、ＩＮＶ１３の間から第２のデイレイ回路１５を
通って所定の時間Ｔｄｌ遅らされた後、ＮＡＮＤ５に加
えられている。
および第２クロック生成手段）ＣＫの一例を示す図であ
る。第６図において、チップ外部から端子ＰＩに加えら
れた外部クロック信号ＥＸｃｐは、Ｎ Ａ Ｎ Ｄ ５
に加えられるとともに、ＩＮｖ６を介して反転された後
、ＮＡＮＤ７にも加えられる。ＮＡＮＤ５の出力はＩＮ
Ｖ８〜１０を介してφ１として取り出されるとともに、
ＩＮＶ８、ＩＮＶ９の間から第１のデイレイ回路１１を
通って所定の時間Ｔｄｌ遅らされた後、ＮＡＮＤ７に加
えられている。また、ＮＡＮＤ７の出力は、ＩＮＶ１２
〜１４を介してφ２として取り出されるとともに、ＩＮ
Ｖ１２、ＩＮＶ１３の間から第２のデイレイ回路１５を
通って所定の時間Ｔｄｌ遅らされた後、ＮＡＮＤ５に加
えられている。
このような構成によれば、第７図に示すように、φ、の
立上り（イ）はＥＸＣＰの立上り（ロ）からＴｄ、たけ
遅れ、さらに、φ１の立下り（ハ）はＥＸＣＰの立下り
（ニ）に同期したものとなる。
立上り（イ）はＥＸＣＰの立上り（ロ）からＴｄ、たけ
遅れ、さらに、φ１の立下り（ハ）はＥＸＣＰの立下り
（ニ）に同期したものとなる。
一方、φ２の立上り（ホ）はＥＸＣＰの立下り（ニ）か
らＴｄ、たけ遅れ、さらにφ２の立下り（へ）はＥＸＣ
Ｐの立上り（口′）に同期したものとなる。なお、上記
説明ではＮＡＮＤ５．７やＩＮＶ８〜１０．１２〜１４
の伝搬時間を便宜的に無視している。また、φ１、φ２
にはＴｄ＋、Ｔｄｔにより必ずノンオーバーラツプの期
間がある。
らＴｄ、たけ遅れ、さらにφ２の立下り（へ）はＥＸＣ
Ｐの立上り（口′）に同期したものとなる。なお、上記
説明ではＮＡＮＤ５．７やＩＮＶ８〜１０．１２〜１４
の伝搬時間を便宜的に無視している。また、φ１、φ２
にはＴｄ＋、Ｔｄｔにより必ずノンオーバーラツプの期
間がある。
しかしながら、このような出力バッファ部にあっては、
出力信号の生成に際し、デイレイ回路を用いたφｌ （
あるいはφりで同期を取る構成となっていたため、出力
信号の確定（Ｓ ｓｔｉに相当）が、ＴｄｌあるいはＴ
ｄ ｚの精度に依存し、ＡＣ規格（特に信号伝搬特性
）向上の妨げになるといった問題点があった。
出力信号の生成に際し、デイレイ回路を用いたφｌ （
あるいはφりで同期を取る構成となっていたため、出力
信号の確定（Ｓ ｓｔｉに相当）が、ＴｄｌあるいはＴ
ｄ ｚの精度に依存し、ＡＣ規格（特に信号伝搬特性
）向上の妨げになるといった問題点があった。
すなわち、第８図に示すように、チップからの出力信号
は、例えばφ、の立上りで同期された後、所定の遅延時
間（第５図におけるインバータ２ｂ、２ｃおよび出力バ
ッファ３などの伝搬特性で決まる時間）の後に出力され
るが、このφ１の立上りはＥＸＣＰの立上りから第２の
デイレイ回路１５の遅延時間Ｔｄ２だけ遅れたものとな
っている（第７図参照）。したがって、仮に第２のデイ
レイ回路１５の特性にバラツキがあってＴｄ、が所定の
時間Ｔαだけ更に遅れた場合、このＴαによって出力信
号の確定も遅れ、結局、ＡＣ規格がＴαだけ悪化してし
まう。なお、φ１やφ２に代えてＥＸＣＰを直接用いる
方法も考えられるが、Ｓ ５ＩＬＴやＳ ｉｓｔは内部
クロック信号を用いて作成されているので、内部クロッ
クと外部クロックのずれや５ＳＥＴ ％ ｓ＊ｓｔを作
る論理段数スキューによってＳＳＥ丁、、５Ｒ３Ｔの条
件が確定しないうちに、クロックがはいる場合が考えら
れ、ＥＸＣＰが適用できない場合もあることから、回路
動作の信頼性の面でこの方法は好ましくない。
は、例えばφ、の立上りで同期された後、所定の遅延時
間（第５図におけるインバータ２ｂ、２ｃおよび出力バ
ッファ３などの伝搬特性で決まる時間）の後に出力され
るが、このφ１の立上りはＥＸＣＰの立上りから第２の
デイレイ回路１５の遅延時間Ｔｄ２だけ遅れたものとな
っている（第７図参照）。したがって、仮に第２のデイ
レイ回路１５の特性にバラツキがあってＴｄ、が所定の
時間Ｔαだけ更に遅れた場合、このＴαによって出力信
号の確定も遅れ、結局、ＡＣ規格がＴαだけ悪化してし
まう。なお、φ１やφ２に代えてＥＸＣＰを直接用いる
方法も考えられるが、Ｓ ５ＩＬＴやＳ ｉｓｔは内部
クロック信号を用いて作成されているので、内部クロッ
クと外部クロックのずれや５ＳＥＴ ％ ｓ＊ｓｔを作
る論理段数スキューによってＳＳＥ丁、、５Ｒ３Ｔの条
件が確定しないうちに、クロックがはいる場合が考えら
れ、ＥＸＣＰが適用できない場合もあることから、回路
動作の信頼性の面でこの方法は好ましくない。
本発明は、このような問題点に鑑みてなされたもので、
回路動作を不安定にすることなく、出力信号の確定を早
め、ＡＣ規格の向上を図ることを目的としている。
回路動作を不安定にすることなく、出力信号の確定を早
め、ＡＣ規格の向上を図ることを目的としている。
本発明では、上記目的を達成するために、外部クロック
信号の立上りエツジに同期して立下る第１の内部クロッ
ク信号を生成する第１クロック生成手段と、外部クロッ
ク信号の立下りエツジに同期して立下る第２の内部クロ
ック信号を生成する第２クロック生成手段とを備えた半
導体回路装置において、前記第１の内部クロック信号の
立下りエツジで立上り、また、前記第２の内部クロック
信号の立下りエツジで立下る第３の内部クロック信号を
生成する第３のクロック生成手段を設けて構成している
。
信号の立上りエツジに同期して立下る第１の内部クロッ
ク信号を生成する第１クロック生成手段と、外部クロッ
ク信号の立下りエツジに同期して立下る第２の内部クロ
ック信号を生成する第２クロック生成手段とを備えた半
導体回路装置において、前記第１の内部クロック信号の
立下りエツジで立上り、また、前記第２の内部クロック
信号の立下りエツジで立下る第３の内部クロック信号を
生成する第３のクロック生成手段を設けて構成している
。
（作 用）
本発明では、外部クロック信号から生成された第１およ
び第２の内部クロック信号の両立下りエツジで立上り、
そして立下る第３の内部クロック信号が生成される。
び第２の内部クロック信号の両立下りエツジで立上り、
そして立下る第３の内部クロック信号が生成される。
したがって、第１および第２の内部クロック信号の両立
上りエツジ（Ｔｄ、およびＴｄ工に依存する）は、第３
の内部クロック信号の生成に関与しないので、誤動作を
招くことなく、かつ、ＡＣ規格の改善に有効な第３の内
部クロック信号が得られる。
上りエツジ（Ｔｄ、およびＴｄ工に依存する）は、第３
の内部クロック信号の生成に関与しないので、誤動作を
招くことなく、かつ、ＡＣ規格の改善に有効な第３の内
部クロック信号が得られる。
〔実施例］
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体回路装置の一実施例を
示す図である。
示す図である。
まず、構成を説明する。第１図において、２０は第３ク
ロック生成手段であり、第３クロック生成手段２０には
、例えば第６図で示した内部クロック生成回路ＣＫ（第
１および第２クロック生成手段）からの第１の内部クロ
ック信号φ１および第２の内部クロック信号φ２が入力
されている。第３クロック生成手段２０は、φ１を反転
してφ、を作るインバータ２１と、φ１の“１． Ｉ＋
レベル区間（すなわち、φ１の“Ｈ”レベル区間）で導
通ずるＰチャネルＭＯ３）ランジスタＭ、と、φ２を２
回反転してφ２′を作る直列接続された２つのインバー
タ２２．２３と、φ２′の°′Ｈ”レベル区間（すなわ
ち、φ２の“Ｈ”レベル区間）で導通ずるＮチャネルＭ
Ｏ３Ｉ−ランジスタＭＮと、ＯＲゲート２４およびＮＡ
ＮＤゲート２５からなる複合ゲート２６と、を含んで構
成されている。なお、上記Ｍ、およびＭＮは高電位電源
■、と低電位電源ＶＳＳとの間に直列接続されており、
Ｍ、のみが導通ずると、ＯＲゲート２４の入力ゲート容
量や浮遊容量および寄生容量などの純容量性負荷（図中
ＣＬで表す）をＶ ＤＤ −■ＴＨ＋ Ｐ （ＶＴＦｈ
ＰはＭ、のしきい値）まで充電し、あるいは、ＭＮが
導通すると、ＣＬをほぼ■。まで放電する。ここで、Ｃ
Ｌの電位をＶＣＬとすると、複合ゲート２６は、φ１、
φ２およびＶＣＬの各電位を入力論理としてこれらの論
理値が〔φ１＝“Ｈｏ“かつφ２＝“ＨｏもしくはＶＣ
Ｌ＝“Ｈ”〕の条件を満たすとき、“Ｌ”レベルとなる
ような第３の内部クロック信号φ１を出力する。
ロック生成手段であり、第３クロック生成手段２０には
、例えば第６図で示した内部クロック生成回路ＣＫ（第
１および第２クロック生成手段）からの第１の内部クロ
ック信号φ１および第２の内部クロック信号φ２が入力
されている。第３クロック生成手段２０は、φ１を反転
してφ、を作るインバータ２１と、φ１の“１． Ｉ＋
レベル区間（すなわち、φ１の“Ｈ”レベル区間）で導
通ずるＰチャネルＭＯ３）ランジスタＭ、と、φ２を２
回反転してφ２′を作る直列接続された２つのインバー
タ２２．２３と、φ２′の°′Ｈ”レベル区間（すなわ
ち、φ２の“Ｈ”レベル区間）で導通ずるＮチャネルＭ
Ｏ３Ｉ−ランジスタＭＮと、ＯＲゲート２４およびＮＡ
ＮＤゲート２５からなる複合ゲート２６と、を含んで構
成されている。なお、上記Ｍ、およびＭＮは高電位電源
■、と低電位電源ＶＳＳとの間に直列接続されており、
Ｍ、のみが導通ずると、ＯＲゲート２４の入力ゲート容
量や浮遊容量および寄生容量などの純容量性負荷（図中
ＣＬで表す）をＶ ＤＤ −■ＴＨ＋ Ｐ （ＶＴＦｈ
ＰはＭ、のしきい値）まで充電し、あるいは、ＭＮが
導通すると、ＣＬをほぼ■。まで放電する。ここで、Ｃ
Ｌの電位をＶＣＬとすると、複合ゲート２６は、φ１、
φ２およびＶＣＬの各電位を入力論理としてこれらの論
理値が〔φ１＝“Ｈｏ“かつφ２＝“ＨｏもしくはＶＣ
Ｌ＝“Ｈ”〕の条件を満たすとき、“Ｌ”レベルとなる
ような第３の内部クロック信号φ１を出力する。
次に、第２図の波形図を参照しながら、第３クロック生
成手段２０の回路動作を説明する。なお、以下の説明に
おいて、各ゲートの伝搬遅延時間を便宜的に０として説
明する。
成手段２０の回路動作を説明する。なお、以下の説明に
おいて、各ゲートの伝搬遅延時間を便宜的に０として説
明する。
ｔｏにおいて、φ、は“Ｌ”であり、また、φアは“′
Ｈ”であるから、Ｍ、→オフ、Ｍ８→オンとなっている
。このため、ＣＬは放電状態にあり、ＶｃＬ”１Ｖｓｓ
（すなわち、ＶＣｔ、＝“Ｌ”）になっている。このと
き、複合ゲート２６には、φ１＝゛Ｈ”、φ７＝“Ｈ”
が入力されているので、複合ゲート２６からはφ、が“
Ｌ ＩＴレベルで出力されている。
Ｈ”であるから、Ｍ、→オフ、Ｍ８→オンとなっている
。このため、ＣＬは放電状態にあり、ＶｃＬ”１Ｖｓｓ
（すなわち、ＶＣｔ、＝“Ｌ”）になっている。このと
き、複合ゲート２６には、φ１＝゛Ｈ”、φ７＝“Ｈ”
が入力されているので、複合ゲート２６からはφ、が“
Ｌ ＩＴレベルで出力されている。
ｔ、において、φ２が“Ｈ＋Ｉ→“Ｌｏ”へと変化する
と、複合ゲート２６には、ｄ 、 ＝ｊＬ Ｈｎ 、Ｖ
ＣＬ＝“Ｌ １１、φ２＝“Ｈ“→“′Ｌ゛°が入力さ
れることとなり、複合ゲート２６から出力されるφ１は
“Ｌ ＩＩ→“＋ Ｈｌ”へと変化する。すなわち、φ
Ｆの立上りエツジはφ２の立下りエツジ（“Ｈ”→“Ｌ
パ）に同期したものとなる。ここで、φ２の立下りエツ
ジは、前述したように外部クロック信号ＥＸＣＰの゛立
上りパエッジで生成され、しかも特別なデイレイ回路等
が関与していないので、ＥＸＣＰの精度に依存している
。したがって、φ２の立下りエツジに同期したφ、の立
上りエツジは、高い安定性をもつこととなる。
と、複合ゲート２６には、ｄ 、 ＝ｊＬ Ｈｎ 、Ｖ
ＣＬ＝“Ｌ １１、φ２＝“Ｈ“→“′Ｌ゛°が入力さ
れることとなり、複合ゲート２６から出力されるφ１は
“Ｌ ＩＩ→“＋ Ｈｌ”へと変化する。すなわち、φ
Ｆの立上りエツジはφ２の立下りエツジ（“Ｈ”→“Ｌ
パ）に同期したものとなる。ここで、φ２の立下りエツ
ジは、前述したように外部クロック信号ＥＸＣＰの゛立
上りパエッジで生成され、しかも特別なデイレイ回路等
が関与していないので、ＥＸＣＰの精度に依存している
。したがって、φ２の立下りエツジに同期したφ、の立
上りエツジは、高い安定性をもつこととなる。
ｔ、〜ｔ２において、φ１＝“Ｌ ｎ、φ２−“Ｌｏの
期間では、Ｍ、→オフ、ＭＨ→オフであり、複合ゲート
２６には、７＝“Ｈ”、ｖｃＬ＝“′Ｌ”、φ２＝“°
Ｌ”が入力されている。したがって、複合ゲート２６か
らは“Ｈ”レベルのφ、が出力されている。
期間では、Ｍ、→オフ、ＭＨ→オフであり、複合ゲート
２６には、７＝“Ｈ”、ｖｃＬ＝“′Ｌ”、φ２＝“°
Ｌ”が入力されている。したがって、複合ゲート２６か
らは“Ｈ”レベルのφ、が出力されている。
む２において、φ１が“Ｌ”→“ＨＩ＋へと変化すると
、φ１は“Ｈ′”→“°Ｌ″°へと変化し、これにより
、Ｍ、が導通して■ｃＬはほぼＶＤＤまで充電され■。
、φ１は“Ｈ′”→“°Ｌ″°へと変化し、これにより
、Ｍ、が導通して■ｃＬはほぼＶＤＤまで充電され■。
＝“Ｈ１１となる。このとき、複合ゲート２６には、］
π＝“Ｌ”が入力されるので、複合ゲート２６から出力
されるφ、はｌ Ｈｌ”レベルを維持している。
π＝“Ｌ”が入力されるので、複合ゲート２６から出力
されるφ、はｌ Ｈｌ”レベルを維持している。
ｔ２〜Ｌ、において、この間でも、φ１＝“Ｌ”なので
、φ、は“Ｈ”レベルを維持している。
、φ、は“Ｈ”レベルを維持している。
ｔ３において、φ１が“Ｈ”→“Ｌ １１に変化すると
、Ｍ、はオフとなる。このとき、φ２＝“Ｌｏ”なので
、ＭＮはオフであり、Ｖａｔは°“Ｈ”ルベルをそのま
ま維持する。そして、複合ゲート２６は、その入力論理
がφ１＝“ｌ ＨＩ＋ 、■、 Ｌ＝ＩＩ Ｈ”なので
、φ、を“Ｈ”→“Ｌ”へと変化させる。
、Ｍ、はオフとなる。このとき、φ２＝“Ｌｏ”なので
、ＭＮはオフであり、Ｖａｔは°“Ｈ”ルベルをそのま
ま維持する。そして、複合ゲート２６は、その入力論理
がφ１＝“ｌ ＨＩ＋ 、■、 Ｌ＝ＩＩ Ｈ”なので
、φ、を“Ｈ”→“Ｌ”へと変化させる。
すなわち、φ、の立下りエツジはφ、の立下りエツジに
同期したものとなる。ここで、φ、の立下りエツジは、
前述したように外部クロック信号ＥＸＣＰの“立下り”
エツジで生成され、しかも特別なデイレイ回路等が関与
していないので、ＥＸＣＰの精度に依存している。した
がって、φ１の立下りエツジに同期したφｒの立下りエ
ツジは、高い安定性をもつこととなる。
同期したものとなる。ここで、φ、の立下りエツジは、
前述したように外部クロック信号ＥＸＣＰの“立下り”
エツジで生成され、しかも特別なデイレイ回路等が関与
していないので、ＥＸＣＰの精度に依存している。した
がって、φ１の立下りエツジに同期したφｒの立下りエ
ツジは、高い安定性をもつこととなる。
Ｌ３〜Ｌ４において、この間φ２は“Ｌ″レベルあるか
ら、ＭＷはオフである。したがって、ＶＣＬ＝“Ｈ“が
維持されており、また、この間φ１＝“■（”であるか
ら、φ、は“Ｌ”レベルで出力される。
ら、ＭＷはオフである。したがって、ＶＣＬ＝“Ｈ“が
維持されており、また、この間φ１＝“■（”であるか
ら、φ、は“Ｌ”レベルで出力される。
Ｌ４〜Ｌ０′において、φ２が“Ｌ”→“Ｈ“へと変化
すると、ＭＨがオンとなり、ｖｃＬ＝“Ｌ”レベルにな
るが、φ２＝“Ｈ”′が複合ゲート２６に入力されるの
で、φ、は“Ｌ″″″レベル持している。そして、上述
のし、〜ｔ４を繰り返す。
すると、ＭＨがオンとなり、ｖｃＬ＝“Ｌ”レベルにな
るが、φ２＝“Ｈ”′が複合ゲート２６に入力されるの
で、φ、は“Ｌ″″″レベル持している。そして、上述
のし、〜ｔ４を繰り返す。
このように本実施例では、チップ内部の各種タイミング
信号として用いられる第１および第２の内部クロック信
号φ１、φ２から第３の内部クロック信号φ、を新たに
生成している。そして、この生成に際しては、デイレイ
回路が関与するφ１およびφ２の立上りエツジを避け、
ＥＸＣＰに同期した立下りエツジに基づいてφ、の立上
りエツジおよび立下りエツジを決定している。したがっ
て、φ、はＥＸＣＰの精度に依存して高安定なものとな
る。
信号として用いられる第１および第２の内部クロック信
号φ１、φ２から第３の内部クロック信号φ、を新たに
生成している。そして、この生成に際しては、デイレイ
回路が関与するφ１およびφ２の立上りエツジを避け、
ＥＸＣＰに同期した立下りエツジに基づいてφ、の立上
りエツジおよび立下りエツジを決定している。したがっ
て、φ、はＥＸＣＰの精度に依存して高安定なものとな
る。
第３図は上述の第３クロック生成手段２０を含む出力バ
ッファ部を示す図である。また、その他の構成は第５図
に示すものと同一である。このような構成において、出
力バッファ部の動作は、第４図の波形図に従って説明さ
れる。今、φ２の“。
ッファ部を示す図である。また、その他の構成は第５図
に示すものと同一である。このような構成において、出
力バッファ部の動作は、第４図の波形図に従って説明さ
れる。今、φ２の“。
Ｈ”期間（図中（ト）で示す）でＳ８，７の条件が確定
したとすると、ＡＣ規格向上の面からはこの条件確定後
、速やかに出力バッファを制御して出力信号を確定する
ことが望まれる。ところで、従来のようにφ２の期間（
ト）に続くφ１の“ＨＩ＋期間（図中（チ））で出力バ
ッファ部を制御した場合、φ１とφχの間にはノンオー
バーラツプ分の時間ＴＡ （φ、とφ鵞が共に°“Ｌ”
の期間）が設けられているので、前記条件確定からＴ、
経過した後に出力信号が確定し、ＴＡ分によるＡＣ規格
の悪化が避けられない。しかも、φ、の立上りエツジは
前述したようにデイレイ回路が関与しているので、この
デイレイ回路のバラツキ等の影響を受けやすい。仮に、
デイレイ量がτα分だけ増えた場合には、出力信号の確
定がＴＡ ＋Ｔαとなり、ＡＣ規格が更に悪化してしま
う。これに対し、出力バッファにφ、を用いた場合、出
力信号が確定するのは、条件確定直後であり、ＡＣ規格
を従来と対比すれば、φ１が遅れない場合でＴａだけ改
善され、また、φ１が遅れた場合でτα＋Ｔ。
したとすると、ＡＣ規格向上の面からはこの条件確定後
、速やかに出力バッファを制御して出力信号を確定する
ことが望まれる。ところで、従来のようにφ２の期間（
ト）に続くφ１の“ＨＩ＋期間（図中（チ））で出力バ
ッファ部を制御した場合、φ１とφχの間にはノンオー
バーラツプ分の時間ＴＡ （φ、とφ鵞が共に°“Ｌ”
の期間）が設けられているので、前記条件確定からＴ、
経過した後に出力信号が確定し、ＴＡ分によるＡＣ規格
の悪化が避けられない。しかも、φ、の立上りエツジは
前述したようにデイレイ回路が関与しているので、この
デイレイ回路のバラツキ等の影響を受けやすい。仮に、
デイレイ量がτα分だけ増えた場合には、出力信号の確
定がＴＡ ＋Ｔαとなり、ＡＣ規格が更に悪化してしま
う。これに対し、出力バッファにφ、を用いた場合、出
力信号が確定するのは、条件確定直後であり、ＡＣ規格
を従来と対比すれば、φ１が遅れない場合でＴａだけ改
善され、また、φ１が遅れた場合でτα＋Ｔ。
だけ改善することができる。すなわち、φ２ （ト）の
期間でＳ ＳＥＴの条件が確定すると、直ちに（待ち時
間はぼＯ）出力信号が確定し、その結果、ＡＣ規格の著
しい向上が図られる。
期間でＳ ＳＥＴの条件が確定すると、直ちに（待ち時
間はぼＯ）出力信号が確定し、その結果、ＡＣ規格の著
しい向上が図られる。
本発明によれば、出カバソファの条件確定直後に立上る
第３のクロック信号を生成することができる。
第３のクロック信号を生成することができる。
したがって、この第３の内部クロック信号で出力バッフ
ァを制御することにより、出力信号の確定を上記条件確
定直後に合致させることができ、ＡＣ規格（特に、信号
伝搬特性）を著しく向上させることができる。
ァを制御することにより、出力信号の確定を上記条件確
定直後に合致させることができ、ＡＣ規格（特に、信号
伝搬特性）を著しく向上させることができる。
第１〜４図は本発明の一実施例を示す図であり、第１図
はその第３クロック生成手段の回路図、第２図はその第
３クロック生成手段の各部波形図、 第３図はその第３クロック生成手段を含む出力バッファ
部の回路図、 第４図はその出力バッファ部の各部波形図、第５〜８図
は従来の半導体回路装置を示す図であり、 第５図はその出力バッファ部の回路図、第６図はそのク
ロック生成回路の回路図、第７図はその回路動作を説明
する波形図、第８図はその問題点を説明する波形図であ
る。 ＣＫ・・・・・・クロック生成回路（第１クロック生成
手段、第２クロック生成手段）、 ２０・・・・・・第３クロック生成手段、φ、・・・・
・・第１の内部クロック信号、φ２・・・・・・第２の
内部クロック信号、φ、・・・・・・第３の内部クロッ
ク信号。
はその第３クロック生成手段の回路図、第２図はその第
３クロック生成手段の各部波形図、 第３図はその第３クロック生成手段を含む出力バッファ
部の回路図、 第４図はその出力バッファ部の各部波形図、第５〜８図
は従来の半導体回路装置を示す図であり、 第５図はその出力バッファ部の回路図、第６図はそのク
ロック生成回路の回路図、第７図はその回路動作を説明
する波形図、第８図はその問題点を説明する波形図であ
る。 ＣＫ・・・・・・クロック生成回路（第１クロック生成
手段、第２クロック生成手段）、 ２０・・・・・・第３クロック生成手段、φ、・・・・
・・第１の内部クロック信号、φ２・・・・・・第２の
内部クロック信号、φ、・・・・・・第３の内部クロッ
ク信号。
Claims (1)
- 【特許請求の範囲】 外部クロック信号の立上りエッジに同期して立下る第１
の内部クロック信号を生成する第１クロック生成手段と
、 外部クロック信号の立下りエッジに同期して立下る第２
の内部クロック信号を生成する第２クロック生成手段と
を備えた半導体回路装置において、前記第１の内部クロ
ック信号の立下りエッジで立上り、また、前記第２の内
部クロック信号の立下りエッジで立下る第３の内部クロ
ック信号を生成する第３のクロック生成手段を設けたこ
とを特徴とする半導体回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093837A JPH07120225B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体回路装置 |
| US07/335,260 US4929854A (en) | 1988-04-15 | 1989-04-10 | Clock circuit having a clocked output buffer |
| EP89303638A EP0337773B1 (en) | 1988-04-15 | 1989-04-12 | Semiconductor integrated circuit device |
| DE68921088T DE68921088T2 (de) | 1988-04-15 | 1989-04-12 | Integrierte Halbleiterschaltung. |
| KR1019890004942A KR920010348B1 (ko) | 1988-04-15 | 1989-04-14 | 반도체 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093837A JPH07120225B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265315A true JPH01265315A (ja) | 1989-10-23 |
| JPH07120225B2 JPH07120225B2 (ja) | 1995-12-20 |
Family
ID=14093504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093837A Expired - Lifetime JPH07120225B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4929854A (ja) |
| EP (1) | EP0337773B1 (ja) |
| JP (1) | JPH07120225B2 (ja) |
| KR (1) | KR920010348B1 (ja) |
| DE (1) | DE68921088T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198327B1 (en) | 1998-03-13 | 2001-03-06 | Nec Corporation | Pulse generator with improved high speed performance for generating a constant pulse width |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03505031A (ja) * | 1988-05-06 | 1991-10-31 | マジエラン・コーポレーシヨン・（オーストラリア）・プロプライエタリイ・リミテツド | 低電力クロツク回路 |
| JP2684806B2 (ja) * | 1989-02-03 | 1997-12-03 | 日本電気株式会社 | 集積回路 |
| JP2622612B2 (ja) * | 1989-11-14 | 1997-06-18 | 三菱電機株式会社 | 集積回路 |
| US5341031A (en) * | 1990-08-27 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Stable high speed clock generator |
| US5305451A (en) * | 1990-09-05 | 1994-04-19 | International Business Machines Corporation | Single phase clock distribution circuit for providing clock signals to multiple chip integrated circuit systems |
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| US5272729A (en) * | 1991-09-20 | 1993-12-21 | International Business Machines Corporation | Clock signal latency elimination network |
| TW242204B (ja) * | 1991-12-09 | 1995-03-01 | Philips Nv | |
| US5444405A (en) * | 1992-03-02 | 1995-08-22 | Seiko Epson Corporation | Clock generator with programmable non-overlapping clock edge capability |
| DE69317758T2 (de) * | 1992-12-28 | 1998-10-29 | Advanced Micro Devices Inc | Mikroprozessorschaltung mit zwei Taktsignalen |
| US5444407A (en) * | 1992-12-28 | 1995-08-22 | Advanced Micro Devices, Inc. | Microprocessor with distributed clock generators |
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| DE4321315C1 (de) * | 1993-06-26 | 1995-01-05 | Itt Ind Gmbh Deutsche | Takterzeugungsschaltung für taktgesteuerte Logikschaltungen |
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| US6584575B1 (en) | 1999-08-31 | 2003-06-24 | Advanced Micro Devices, Inc. | System and method for initializing source-synchronous data transfers using ratio bits |
| US6614862B1 (en) * | 1999-12-30 | 2003-09-02 | Sun Microsystems, Inc. | Encoded clocks to distribute multiple clock signals to multiple devices in a computer system |
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| KR101974875B1 (ko) * | 2017-05-23 | 2019-05-03 | (주) 루리텍 | 가변형 거리 측정 카메라의 거리 측정 오차 보정 장치 |
| CN114424447A (zh) | 2019-07-29 | 2022-04-29 | 先进工程解决方案全球控股私人有限公司 | 用于多个负载的脉冲驱动的具有通道偏移的多路复用功率发生器输出 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56118125A (en) * | 1980-02-25 | 1981-09-17 | Hitachi Ltd | Clock and pulse distributor |
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| US4627032A (en) * | 1983-11-25 | 1986-12-02 | At&T Bell Laboratories | Glitch lockout circuit for memory array |
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| EP0262412A1 (de) * | 1986-09-01 | 1988-04-06 | Siemens Aktiengesellschaft | Lastangepasster Taktgenerator in CMOS-Schaltungen |
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-
1988
- 1988-04-15 JP JP63093837A patent/JPH07120225B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-10 US US07/335,260 patent/US4929854A/en not_active Expired - Lifetime
- 1989-04-12 EP EP89303638A patent/EP0337773B1/en not_active Expired - Lifetime
- 1989-04-12 DE DE68921088T patent/DE68921088T2/de not_active Expired - Fee Related
- 1989-04-14 KR KR1019890004942A patent/KR920010348B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198327B1 (en) | 1998-03-13 | 2001-03-06 | Nec Corporation | Pulse generator with improved high speed performance for generating a constant pulse width |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0337773B1 (en) | 1995-02-15 |
| DE68921088D1 (de) | 1995-03-23 |
| EP0337773A3 (en) | 1992-11-04 |
| KR920010348B1 (ko) | 1992-11-27 |
| DE68921088T2 (de) | 1995-06-08 |
| EP0337773A2 (en) | 1989-10-18 |
| JPH07120225B2 (ja) | 1995-12-20 |
| US4929854A (en) | 1990-05-29 |
| KR900017269A (ko) | 1990-11-15 |
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