JPH01265315A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH01265315A JPH01265315A JP63093837A JP9383788A JPH01265315A JP H01265315 A JPH01265315 A JP H01265315A JP 63093837 A JP63093837 A JP 63093837A JP 9383788 A JP9383788 A JP 9383788A JP H01265315 A JPH01265315 A JP H01265315A
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- internal clock
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 230000000630 rising effect Effects 0.000 claims description 15
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 15
- 239000002131 composite material Substances 0.000 description 13
- 230000003111 delayed effect Effects 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 9
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
AC規格向上に有効な第3の内部クロック信号を生成す
る半導体回路装置に関し、 AC規格の向上を図ることを目的とし、外部クロック信
号の立上りエツジに同期して立下る第1の内部クロック
信号を生成する第1クロック生成手段と、外部クロック
信号の立下りエツジに同期して立下る第2の内部クロッ
ク信号を生成する第2クロック生成手段とを備えた半導
体回路装置において、前記第1の内部クロック信号の立
下りエツジで立上り、また、前記第2の内部クロック信
号の立下りエツジで立下る第3の内部クロック信号を生
成する第3のクロック生成手段を設けて構成している。
る半導体回路装置に関し、 AC規格の向上を図ることを目的とし、外部クロック信
号の立上りエツジに同期して立下る第1の内部クロック
信号を生成する第1クロック生成手段と、外部クロック
信号の立下りエツジに同期して立下る第2の内部クロッ
ク信号を生成する第2クロック生成手段とを備えた半導
体回路装置において、前記第1の内部クロック信号の立
下りエツジで立上り、また、前記第2の内部クロック信
号の立下りエツジで立下る第3の内部クロック信号を生
成する第3のクロック生成手段を設けて構成している。
本発明は、半導体回路装置、特に、LSI等の出力バッ
ファ制御用に用いてAC規格向上に有効な第3の内部ク
ロック信号を生成する半導体回路装置に関する。
ファ制御用に用いてAC規格向上に有効な第3の内部ク
ロック信号を生成する半導体回路装置に関する。
一般に、マイクロコンピュータ等のLSIでは、チップ
内部で発生した信号をチップ外部に取り出すに際し、出
力バッファ部を内部クロック信号で制御している。
内部で発生した信号をチップ外部に取り出すに際し、出
力バッファ部を内部クロック信号で制御している。
第5図はこの種の出力バッファ部の一例を示す図である
。2つのANDla、lbおよび2つのN0R1c、l
dで構成されたフリップフロップ1は、出力セット信号
S SETが入力されると、第1の内部クロック信号φ
l (あるいは第2の内部クロック信号φ2)の立上り
エツジのタイミングでセットされ、2段のインバータ2
b、2cを介して出力バッファ3のNチャネルトランジ
スタ3bを駆動し、出力端子POに“L″を出力する。
。2つのANDla、lbおよび2つのN0R1c、l
dで構成されたフリップフロップ1は、出力セット信号
S SETが入力されると、第1の内部クロック信号φ
l (あるいは第2の内部クロック信号φ2)の立上り
エツジのタイミングでセットされ、2段のインバータ2
b、2cを介して出力バッファ3のNチャネルトランジ
スタ3bを駆動し、出力端子POに“L″を出力する。
一方、出力リセット信号3137が入力されると、フリ
ップフロップ1は第1の内部クロック信号φ1(あるい
は第2の内部クロック信号φ2)の立上リエッジのタイ
ミングでリセットされ、インパーク2b、2cを介して
出力バッファ3のPチャネルトランジスタ3aを駆動し
、出力端子POにH″を出力する。すなわち、任意ある
いは所定のタイミングで入力されたS 3E?およびS
。7は、φ1 (あるいはφ2)によって−旦同期され
た後、出力端子poから出力信号としてチップ外部に出
力されていく。なお、第5図の例ではS3!7.5RI
Tとも同じφ、又はφ2のタイミングを使っているが、
S SETがφl 、5R3Tがφ2というようにタイ
ミングがちがってもかまわない。
ップフロップ1は第1の内部クロック信号φ1(あるい
は第2の内部クロック信号φ2)の立上リエッジのタイ
ミングでリセットされ、インパーク2b、2cを介して
出力バッファ3のPチャネルトランジスタ3aを駆動し
、出力端子POにH″を出力する。すなわち、任意ある
いは所定のタイミングで入力されたS 3E?およびS
。7は、φ1 (あるいはφ2)によって−旦同期され
た後、出力端子poから出力信号としてチップ外部に出
力されていく。なお、第5図の例ではS3!7.5RI
Tとも同じφ、又はφ2のタイミングを使っているが、
S SETがφl 、5R3Tがφ2というようにタイ
ミングがちがってもかまわない。
第6図はφ1、φ2を生成するクロック生成回路(第1
および第2クロック生成手段)CKの一例を示す図であ
る。第6図において、チップ外部から端子PIに加えら
れた外部クロック信号EXcpは、N A N D 5
に加えられるとともに、INv6を介して反転された後
、NAND7にも加えられる。NAND5の出力はIN
V8〜10を介してφ1として取り出されるとともに、
INV8、INV9の間から第1のデイレイ回路11を
通って所定の時間Tdl遅らされた後、NAND7に加
えられている。また、NAND7の出力は、INV12
〜14を介してφ2として取り出されるとともに、IN
V12、INV13の間から第2のデイレイ回路15を
通って所定の時間Tdl遅らされた後、NAND5に加
えられている。
および第2クロック生成手段)CKの一例を示す図であ
る。第6図において、チップ外部から端子PIに加えら
れた外部クロック信号EXcpは、N A N D 5
に加えられるとともに、INv6を介して反転された後
、NAND7にも加えられる。NAND5の出力はIN
V8〜10を介してφ1として取り出されるとともに、
INV8、INV9の間から第1のデイレイ回路11を
通って所定の時間Tdl遅らされた後、NAND7に加
えられている。また、NAND7の出力は、INV12
〜14を介してφ2として取り出されるとともに、IN
V12、INV13の間から第2のデイレイ回路15を
通って所定の時間Tdl遅らされた後、NAND5に加
えられている。
このような構成によれば、第7図に示すように、φ、の
立上り(イ)はEXCPの立上り(ロ)からTd、たけ
遅れ、さらに、φ1の立下り(ハ)はEXCPの立下り
(ニ)に同期したものとなる。
立上り(イ)はEXCPの立上り(ロ)からTd、たけ
遅れ、さらに、φ1の立下り(ハ)はEXCPの立下り
(ニ)に同期したものとなる。
一方、φ2の立上り(ホ)はEXCPの立下り(ニ)か
らTd、たけ遅れ、さらにφ2の立下り(へ)はEXC
Pの立上り(口′)に同期したものとなる。なお、上記
説明ではNAND5.7やINV8〜10.12〜14
の伝搬時間を便宜的に無視している。また、φ1、φ2
にはTd+、Tdtにより必ずノンオーバーラツプの期
間がある。
らTd、たけ遅れ、さらにφ2の立下り(へ)はEXC
Pの立上り(口′)に同期したものとなる。なお、上記
説明ではNAND5.7やINV8〜10.12〜14
の伝搬時間を便宜的に無視している。また、φ1、φ2
にはTd+、Tdtにより必ずノンオーバーラツプの期
間がある。
しかしながら、このような出力バッファ部にあっては、
出力信号の生成に際し、デイレイ回路を用いたφl (
あるいはφりで同期を取る構成となっていたため、出力
信号の確定(S stiに相当)が、TdlあるいはT
d zの精度に依存し、AC規格(特に信号伝搬特性
)向上の妨げになるといった問題点があった。
出力信号の生成に際し、デイレイ回路を用いたφl (
あるいはφりで同期を取る構成となっていたため、出力
信号の確定(S stiに相当)が、TdlあるいはT
d zの精度に依存し、AC規格(特に信号伝搬特性
)向上の妨げになるといった問題点があった。
すなわち、第8図に示すように、チップからの出力信号
は、例えばφ、の立上りで同期された後、所定の遅延時
間(第5図におけるインバータ2b、2cおよび出力バ
ッファ3などの伝搬特性で決まる時間)の後に出力され
るが、このφ1の立上りはEXCPの立上りから第2の
デイレイ回路15の遅延時間Td2だけ遅れたものとな
っている(第7図参照)。したがって、仮に第2のデイ
レイ回路15の特性にバラツキがあってTd、が所定の
時間Tαだけ更に遅れた場合、このTαによって出力信
号の確定も遅れ、結局、AC規格がTαだけ悪化してし
まう。なお、φ1やφ2に代えてEXCPを直接用いる
方法も考えられるが、S 5ILTやS istは内部
クロック信号を用いて作成されているので、内部クロッ
クと外部クロックのずれや5SET % s*stを作
る論理段数スキューによってSSE丁、、5R3Tの条
件が確定しないうちに、クロックがはいる場合が考えら
れ、EXCPが適用できない場合もあることから、回路
動作の信頼性の面でこの方法は好ましくない。
は、例えばφ、の立上りで同期された後、所定の遅延時
間(第5図におけるインバータ2b、2cおよび出力バ
ッファ3などの伝搬特性で決まる時間)の後に出力され
るが、このφ1の立上りはEXCPの立上りから第2の
デイレイ回路15の遅延時間Td2だけ遅れたものとな
っている(第7図参照)。したがって、仮に第2のデイ
レイ回路15の特性にバラツキがあってTd、が所定の
時間Tαだけ更に遅れた場合、このTαによって出力信
号の確定も遅れ、結局、AC規格がTαだけ悪化してし
まう。なお、φ1やφ2に代えてEXCPを直接用いる
方法も考えられるが、S 5ILTやS istは内部
クロック信号を用いて作成されているので、内部クロッ
クと外部クロックのずれや5SET % s*stを作
る論理段数スキューによってSSE丁、、5R3Tの条
件が確定しないうちに、クロックがはいる場合が考えら
れ、EXCPが適用できない場合もあることから、回路
動作の信頼性の面でこの方法は好ましくない。
本発明は、このような問題点に鑑みてなされたもので、
回路動作を不安定にすることなく、出力信号の確定を早
め、AC規格の向上を図ることを目的としている。
回路動作を不安定にすることなく、出力信号の確定を早
め、AC規格の向上を図ることを目的としている。
本発明では、上記目的を達成するために、外部クロック
信号の立上りエツジに同期して立下る第1の内部クロッ
ク信号を生成する第1クロック生成手段と、外部クロッ
ク信号の立下りエツジに同期して立下る第2の内部クロ
ック信号を生成する第2クロック生成手段とを備えた半
導体回路装置において、前記第1の内部クロック信号の
立下りエツジで立上り、また、前記第2の内部クロック
信号の立下りエツジで立下る第3の内部クロック信号を
生成する第3のクロック生成手段を設けて構成している
。
信号の立上りエツジに同期して立下る第1の内部クロッ
ク信号を生成する第1クロック生成手段と、外部クロッ
ク信号の立下りエツジに同期して立下る第2の内部クロ
ック信号を生成する第2クロック生成手段とを備えた半
導体回路装置において、前記第1の内部クロック信号の
立下りエツジで立上り、また、前記第2の内部クロック
信号の立下りエツジで立下る第3の内部クロック信号を
生成する第3のクロック生成手段を設けて構成している
。
(作 用)
本発明では、外部クロック信号から生成された第1およ
び第2の内部クロック信号の両立下りエツジで立上り、
そして立下る第3の内部クロック信号が生成される。
び第2の内部クロック信号の両立下りエツジで立上り、
そして立下る第3の内部クロック信号が生成される。
したがって、第1および第2の内部クロック信号の両立
上りエツジ(Td、およびTd工に依存する)は、第3
の内部クロック信号の生成に関与しないので、誤動作を
招くことなく、かつ、AC規格の改善に有効な第3の内
部クロック信号が得られる。
上りエツジ(Td、およびTd工に依存する)は、第3
の内部クロック信号の生成に関与しないので、誤動作を
招くことなく、かつ、AC規格の改善に有効な第3の内
部クロック信号が得られる。
〔実施例]
以下、本発明を図面に基づいて説明する。
第1〜4図は本発明に係る半導体回路装置の一実施例を
示す図である。
示す図である。
まず、構成を説明する。第1図において、20は第3ク
ロック生成手段であり、第3クロック生成手段20には
、例えば第6図で示した内部クロック生成回路CK(第
1および第2クロック生成手段)からの第1の内部クロ
ック信号φ1および第2の内部クロック信号φ2が入力
されている。第3クロック生成手段20は、φ1を反転
してφ、を作るインバータ21と、φ1の“1. I+
レベル区間(すなわち、φ1の“H”レベル区間)で導
通ずるPチャネルMO3)ランジスタM、と、φ2を2
回反転してφ2′を作る直列接続された2つのインバー
タ22.23と、φ2′の°′H”レベル区間(すなわ
ち、φ2の“H”レベル区間)で導通ずるNチャネルM
O3I−ランジスタMNと、ORゲート24およびNA
NDゲート25からなる複合ゲート26と、を含んで構
成されている。なお、上記M、およびMNは高電位電源
■、と低電位電源VSSとの間に直列接続されており、
M、のみが導通ずると、ORゲート24の入力ゲート容
量や浮遊容量および寄生容量などの純容量性負荷(図中
CLで表す)をV DD −■TH+ P (VTFh
PはM、のしきい値)まで充電し、あるいは、MNが
導通すると、CLをほぼ■。まで放電する。ここで、C
Lの電位をVCLとすると、複合ゲート26は、φ1、
φ2およびVCLの各電位を入力論理としてこれらの論
理値が〔φ1=“Ho“かつφ2=“HoもしくはVC
L=“H”〕の条件を満たすとき、“L”レベルとなる
ような第3の内部クロック信号φ1を出力する。
ロック生成手段であり、第3クロック生成手段20には
、例えば第6図で示した内部クロック生成回路CK(第
1および第2クロック生成手段)からの第1の内部クロ
ック信号φ1および第2の内部クロック信号φ2が入力
されている。第3クロック生成手段20は、φ1を反転
してφ、を作るインバータ21と、φ1の“1. I+
レベル区間(すなわち、φ1の“H”レベル区間)で導
通ずるPチャネルMO3)ランジスタM、と、φ2を2
回反転してφ2′を作る直列接続された2つのインバー
タ22.23と、φ2′の°′H”レベル区間(すなわ
ち、φ2の“H”レベル区間)で導通ずるNチャネルM
O3I−ランジスタMNと、ORゲート24およびNA
NDゲート25からなる複合ゲート26と、を含んで構
成されている。なお、上記M、およびMNは高電位電源
■、と低電位電源VSSとの間に直列接続されており、
M、のみが導通ずると、ORゲート24の入力ゲート容
量や浮遊容量および寄生容量などの純容量性負荷(図中
CLで表す)をV DD −■TH+ P (VTFh
PはM、のしきい値)まで充電し、あるいは、MNが
導通すると、CLをほぼ■。まで放電する。ここで、C
Lの電位をVCLとすると、複合ゲート26は、φ1、
φ2およびVCLの各電位を入力論理としてこれらの論
理値が〔φ1=“Ho“かつφ2=“HoもしくはVC
L=“H”〕の条件を満たすとき、“L”レベルとなる
ような第3の内部クロック信号φ1を出力する。
次に、第2図の波形図を参照しながら、第3クロック生
成手段20の回路動作を説明する。なお、以下の説明に
おいて、各ゲートの伝搬遅延時間を便宜的に0として説
明する。
成手段20の回路動作を説明する。なお、以下の説明に
おいて、各ゲートの伝搬遅延時間を便宜的に0として説
明する。
toにおいて、φ、は“L”であり、また、φアは“′
H”であるから、M、→オフ、M8→オンとなっている
。このため、CLは放電状態にあり、VcL”1Vss
(すなわち、VCt、=“L”)になっている。このと
き、複合ゲート26には、φ1=゛H”、φ7=“H”
が入力されているので、複合ゲート26からはφ、が“
L ITレベルで出力されている。
H”であるから、M、→オフ、M8→オンとなっている
。このため、CLは放電状態にあり、VcL”1Vss
(すなわち、VCt、=“L”)になっている。このと
き、複合ゲート26には、φ1=゛H”、φ7=“H”
が入力されているので、複合ゲート26からはφ、が“
L ITレベルで出力されている。
t、において、φ2が“H+I→“Lo”へと変化する
と、複合ゲート26には、d 、 =jL Hn 、V
CL=“L 11、φ2=“H“→“′L゛°が入力さ
れることとなり、複合ゲート26から出力されるφ1は
“L II→“+ Hl”へと変化する。すなわち、φ
Fの立上りエツジはφ2の立下りエツジ(“H”→“L
パ)に同期したものとなる。ここで、φ2の立下りエツ
ジは、前述したように外部クロック信号EXCPの゛立
上りパエッジで生成され、しかも特別なデイレイ回路等
が関与していないので、EXCPの精度に依存している
。したがって、φ2の立下りエツジに同期したφ、の立
上りエツジは、高い安定性をもつこととなる。
と、複合ゲート26には、d 、 =jL Hn 、V
CL=“L 11、φ2=“H“→“′L゛°が入力さ
れることとなり、複合ゲート26から出力されるφ1は
“L II→“+ Hl”へと変化する。すなわち、φ
Fの立上りエツジはφ2の立下りエツジ(“H”→“L
パ)に同期したものとなる。ここで、φ2の立下りエツ
ジは、前述したように外部クロック信号EXCPの゛立
上りパエッジで生成され、しかも特別なデイレイ回路等
が関与していないので、EXCPの精度に依存している
。したがって、φ2の立下りエツジに同期したφ、の立
上りエツジは、高い安定性をもつこととなる。
t、〜t2において、φ1=“L n、φ2−“Loの
期間では、M、→オフ、MH→オフであり、複合ゲート
26には、7=“H”、vcL=“′L”、φ2=“°
L”が入力されている。したがって、複合ゲート26か
らは“H”レベルのφ、が出力されている。
期間では、M、→オフ、MH→オフであり、複合ゲート
26には、7=“H”、vcL=“′L”、φ2=“°
L”が入力されている。したがって、複合ゲート26か
らは“H”レベルのφ、が出力されている。
む2において、φ1が“L”→“HI+へと変化すると
、φ1は“H′”→“°L″°へと変化し、これにより
、M、が導通して■cLはほぼVDDまで充電され■。
、φ1は“H′”→“°L″°へと変化し、これにより
、M、が導通して■cLはほぼVDDまで充電され■。
=“H11となる。このとき、複合ゲート26には、]
π=“L”が入力されるので、複合ゲート26から出力
されるφ、はl Hl”レベルを維持している。
π=“L”が入力されるので、複合ゲート26から出力
されるφ、はl Hl”レベルを維持している。
t2〜L、において、この間でも、φ1=“L”なので
、φ、は“H”レベルを維持している。
、φ、は“H”レベルを維持している。
t3において、φ1が“H”→“L 11に変化すると
、M、はオフとなる。このとき、φ2=“Lo”なので
、MNはオフであり、Vatは°“H”ルベルをそのま
ま維持する。そして、複合ゲート26は、その入力論理
がφ1=“l HI+ 、■、 L=II H”なので
、φ、を“H”→“L”へと変化させる。
、M、はオフとなる。このとき、φ2=“Lo”なので
、MNはオフであり、Vatは°“H”ルベルをそのま
ま維持する。そして、複合ゲート26は、その入力論理
がφ1=“l HI+ 、■、 L=II H”なので
、φ、を“H”→“L”へと変化させる。
すなわち、φ、の立下りエツジはφ、の立下りエツジに
同期したものとなる。ここで、φ、の立下りエツジは、
前述したように外部クロック信号EXCPの“立下り”
エツジで生成され、しかも特別なデイレイ回路等が関与
していないので、EXCPの精度に依存している。した
がって、φ1の立下りエツジに同期したφrの立下りエ
ツジは、高い安定性をもつこととなる。
同期したものとなる。ここで、φ、の立下りエツジは、
前述したように外部クロック信号EXCPの“立下り”
エツジで生成され、しかも特別なデイレイ回路等が関与
していないので、EXCPの精度に依存している。した
がって、φ1の立下りエツジに同期したφrの立下りエ
ツジは、高い安定性をもつこととなる。
L3〜L4において、この間φ2は“L″レベルあるか
ら、MWはオフである。したがって、VCL=“H“が
維持されており、また、この間φ1=“■(”であるか
ら、φ、は“L”レベルで出力される。
ら、MWはオフである。したがって、VCL=“H“が
維持されており、また、この間φ1=“■(”であるか
ら、φ、は“L”レベルで出力される。
L4〜L0′において、φ2が“L”→“H“へと変化
すると、MHがオンとなり、vcL=“L”レベルにな
るが、φ2=“H”′が複合ゲート26に入力されるの
で、φ、は“L″″″レベル持している。そして、上述
のし、〜t4を繰り返す。
すると、MHがオンとなり、vcL=“L”レベルにな
るが、φ2=“H”′が複合ゲート26に入力されるの
で、φ、は“L″″″レベル持している。そして、上述
のし、〜t4を繰り返す。
このように本実施例では、チップ内部の各種タイミング
信号として用いられる第1および第2の内部クロック信
号φ1、φ2から第3の内部クロック信号φ、を新たに
生成している。そして、この生成に際しては、デイレイ
回路が関与するφ1およびφ2の立上りエツジを避け、
EXCPに同期した立下りエツジに基づいてφ、の立上
りエツジおよび立下りエツジを決定している。したがっ
て、φ、はEXCPの精度に依存して高安定なものとな
る。
信号として用いられる第1および第2の内部クロック信
号φ1、φ2から第3の内部クロック信号φ、を新たに
生成している。そして、この生成に際しては、デイレイ
回路が関与するφ1およびφ2の立上りエツジを避け、
EXCPに同期した立下りエツジに基づいてφ、の立上
りエツジおよび立下りエツジを決定している。したがっ
て、φ、はEXCPの精度に依存して高安定なものとな
る。
第3図は上述の第3クロック生成手段20を含む出力バ
ッファ部を示す図である。また、その他の構成は第5図
に示すものと同一である。このような構成において、出
力バッファ部の動作は、第4図の波形図に従って説明さ
れる。今、φ2の“。
ッファ部を示す図である。また、その他の構成は第5図
に示すものと同一である。このような構成において、出
力バッファ部の動作は、第4図の波形図に従って説明さ
れる。今、φ2の“。
H”期間(図中(ト)で示す)でS8,7の条件が確定
したとすると、AC規格向上の面からはこの条件確定後
、速やかに出力バッファを制御して出力信号を確定する
ことが望まれる。ところで、従来のようにφ2の期間(
ト)に続くφ1の“HI+期間(図中(チ))で出力バ
ッファ部を制御した場合、φ1とφχの間にはノンオー
バーラツプ分の時間TA (φ、とφ鵞が共に°“L”
の期間)が設けられているので、前記条件確定からT、
経過した後に出力信号が確定し、TA分によるAC規格
の悪化が避けられない。しかも、φ、の立上りエツジは
前述したようにデイレイ回路が関与しているので、この
デイレイ回路のバラツキ等の影響を受けやすい。仮に、
デイレイ量がτα分だけ増えた場合には、出力信号の確
定がTA +Tαとなり、AC規格が更に悪化してしま
う。これに対し、出力バッファにφ、を用いた場合、出
力信号が確定するのは、条件確定直後であり、AC規格
を従来と対比すれば、φ1が遅れない場合でTaだけ改
善され、また、φ1が遅れた場合でτα+T。
したとすると、AC規格向上の面からはこの条件確定後
、速やかに出力バッファを制御して出力信号を確定する
ことが望まれる。ところで、従来のようにφ2の期間(
ト)に続くφ1の“HI+期間(図中(チ))で出力バ
ッファ部を制御した場合、φ1とφχの間にはノンオー
バーラツプ分の時間TA (φ、とφ鵞が共に°“L”
の期間)が設けられているので、前記条件確定からT、
経過した後に出力信号が確定し、TA分によるAC規格
の悪化が避けられない。しかも、φ、の立上りエツジは
前述したようにデイレイ回路が関与しているので、この
デイレイ回路のバラツキ等の影響を受けやすい。仮に、
デイレイ量がτα分だけ増えた場合には、出力信号の確
定がTA +Tαとなり、AC規格が更に悪化してしま
う。これに対し、出力バッファにφ、を用いた場合、出
力信号が確定するのは、条件確定直後であり、AC規格
を従来と対比すれば、φ1が遅れない場合でTaだけ改
善され、また、φ1が遅れた場合でτα+T。
だけ改善することができる。すなわち、φ2 (ト)の
期間でS SETの条件が確定すると、直ちに(待ち時
間はぼO)出力信号が確定し、その結果、AC規格の著
しい向上が図られる。
期間でS SETの条件が確定すると、直ちに(待ち時
間はぼO)出力信号が確定し、その結果、AC規格の著
しい向上が図られる。
本発明によれば、出カバソファの条件確定直後に立上る
第3のクロック信号を生成することができる。
第3のクロック信号を生成することができる。
したがって、この第3の内部クロック信号で出力バッフ
ァを制御することにより、出力信号の確定を上記条件確
定直後に合致させることができ、AC規格(特に、信号
伝搬特性)を著しく向上させることができる。
ァを制御することにより、出力信号の確定を上記条件確
定直後に合致させることができ、AC規格(特に、信号
伝搬特性)を著しく向上させることができる。
第1〜4図は本発明の一実施例を示す図であり、第1図
はその第3クロック生成手段の回路図、第2図はその第
3クロック生成手段の各部波形図、 第3図はその第3クロック生成手段を含む出力バッファ
部の回路図、 第4図はその出力バッファ部の各部波形図、第5〜8図
は従来の半導体回路装置を示す図であり、 第5図はその出力バッファ部の回路図、第6図はそのク
ロック生成回路の回路図、第7図はその回路動作を説明
する波形図、第8図はその問題点を説明する波形図であ
る。 CK・・・・・・クロック生成回路(第1クロック生成
手段、第2クロック生成手段)、 20・・・・・・第3クロック生成手段、φ、・・・・
・・第1の内部クロック信号、φ2・・・・・・第2の
内部クロック信号、φ、・・・・・・第3の内部クロッ
ク信号。
はその第3クロック生成手段の回路図、第2図はその第
3クロック生成手段の各部波形図、 第3図はその第3クロック生成手段を含む出力バッファ
部の回路図、 第4図はその出力バッファ部の各部波形図、第5〜8図
は従来の半導体回路装置を示す図であり、 第5図はその出力バッファ部の回路図、第6図はそのク
ロック生成回路の回路図、第7図はその回路動作を説明
する波形図、第8図はその問題点を説明する波形図であ
る。 CK・・・・・・クロック生成回路(第1クロック生成
手段、第2クロック生成手段)、 20・・・・・・第3クロック生成手段、φ、・・・・
・・第1の内部クロック信号、φ2・・・・・・第2の
内部クロック信号、φ、・・・・・・第3の内部クロッ
ク信号。
Claims (1)
- 【特許請求の範囲】 外部クロック信号の立上りエッジに同期して立下る第1
の内部クロック信号を生成する第1クロック生成手段と
、 外部クロック信号の立下りエッジに同期して立下る第2
の内部クロック信号を生成する第2クロック生成手段と
を備えた半導体回路装置において、前記第1の内部クロ
ック信号の立下りエッジで立上り、また、前記第2の内
部クロック信号の立下りエッジで立下る第3の内部クロ
ック信号を生成する第3のクロック生成手段を設けたこ
とを特徴とする半導体回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63093837A JPH07120225B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体回路装置 |
US07/335,260 US4929854A (en) | 1988-04-15 | 1989-04-10 | Clock circuit having a clocked output buffer |
EP89303638A EP0337773B1 (en) | 1988-04-15 | 1989-04-12 | Semiconductor integrated circuit device |
DE68921088T DE68921088T2 (de) | 1988-04-15 | 1989-04-12 | Integrierte Halbleiterschaltung. |
KR1019890004942A KR920010348B1 (ko) | 1988-04-15 | 1989-04-14 | 반도체 집적회로 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63093837A JPH07120225B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01265315A true JPH01265315A (ja) | 1989-10-23 |
JPH07120225B2 JPH07120225B2 (ja) | 1995-12-20 |
Family
ID=14093504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63093837A Expired - Lifetime JPH07120225B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4929854A (ja) |
EP (1) | EP0337773B1 (ja) |
JP (1) | JPH07120225B2 (ja) |
KR (1) | KR920010348B1 (ja) |
DE (1) | DE68921088T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6198327B1 (en) | 1998-03-13 | 2001-03-06 | Nec Corporation | Pulse generator with improved high speed performance for generating a constant pulse width |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2622612B2 (ja) * | 1989-11-14 | 1997-06-18 | 三菱電機株式会社 | 集積回路 |
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DE69317758T2 (de) * | 1992-12-28 | 1998-10-29 | Advanced Micro Devices Inc | Mikroprozessorschaltung mit zwei Taktsignalen |
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KR101974875B1 (ko) * | 2017-05-23 | 2019-05-03 | (주) 루리텍 | 가변형 거리 측정 카메라의 거리 측정 오차 보정 장치 |
CN114424447A (zh) | 2019-07-29 | 2022-04-29 | 先进工程解决方案全球控股私人有限公司 | 用于多个负载的脉冲驱动的具有通道偏移的多路复用功率发生器输出 |
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-
1988
- 1988-04-15 JP JP63093837A patent/JPH07120225B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-10 US US07/335,260 patent/US4929854A/en not_active Expired - Lifetime
- 1989-04-12 EP EP89303638A patent/EP0337773B1/en not_active Expired - Lifetime
- 1989-04-12 DE DE68921088T patent/DE68921088T2/de not_active Expired - Fee Related
- 1989-04-14 KR KR1019890004942A patent/KR920010348B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6198327B1 (en) | 1998-03-13 | 2001-03-06 | Nec Corporation | Pulse generator with improved high speed performance for generating a constant pulse width |
Also Published As
Publication number | Publication date |
---|---|
EP0337773B1 (en) | 1995-02-15 |
DE68921088D1 (de) | 1995-03-23 |
EP0337773A3 (en) | 1992-11-04 |
KR920010348B1 (ko) | 1992-11-27 |
DE68921088T2 (de) | 1995-06-08 |
EP0337773A2 (en) | 1989-10-18 |
JPH07120225B2 (ja) | 1995-12-20 |
US4929854A (en) | 1990-05-29 |
KR900017269A (ko) | 1990-11-15 |
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