JP2606100B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2606100B2 JP2606100B2 JP5273685A JP27368593A JP2606100B2 JP 2606100 B2 JP2606100 B2 JP 2606100B2 JP 5273685 A JP5273685 A JP 5273685A JP 27368593 A JP27368593 A JP 27368593A JP 2606100 B2 JP2606100 B2 JP 2606100B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- input
- voltage
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に動作電圧が変化しても誤動作を防止できる誤動作防
止回路に関する。
特に動作電圧が変化しても誤動作を防止できる誤動作防
止回路に関する。
【0002】
【従来の技術】図5は、マイクロコンピュータを搭載し
た集積回路のリセット回路の従来例の回路図、図6は電
源電圧の変化を示すグラフである。
た集積回路のリセット回路の従来例の回路図、図6は電
源電圧の変化を示すグラフである。
【0003】電源21が投入され電圧がNチャンネルト
ランジスタ22のスレショルドレベルを越えると、Nチ
ャンネルトランジスタ22のドレインをグランドレベル
に引き下げる。Pチャンネルトランジスタ23のゲート
はPチャンネルトランジスタ23のドレインに接続さ
れ、かつNチャンネルトランジスタ22のドレインとも
接続されているため、電源21がNチャンネルトランジ
スタ22のスレショルドレベルを越える電圧にPチャン
ネルトランジスタ23のスレショルドレベル電圧を加え
た電圧になると、Pチャンネルトランジスタ23も導通
状態になりドレイン側を引き上げようとする。この後、
電源21が上昇していくとPチャンネルトランジスタ2
3とNチャンネルトランジスタ22の導通抵抗の比でド
レインの電圧が上昇していく。このドレイン電圧が次段
のインバータ24の論理スレショルドレベルを越える
と、インバータ24の出力がグランドレベルになる。つ
まり、インバータ24の出力は電源21がNチャンネル
及びPチャンネルのトランジスタ22,23のスレショ
ルドレベルの和の電圧を越えてから前段のドレイン電圧
がインバータ24の論理スレショルドレベルを越えるま
では電源レベルを出力している。また、電源降下時は前
記とまったく反対の動作となる。このため、このインバ
ータ24の出力信号をリセット信号とすれば、簡易電圧
検出のリセット回路となる。
ランジスタ22のスレショルドレベルを越えると、Nチ
ャンネルトランジスタ22のドレインをグランドレベル
に引き下げる。Pチャンネルトランジスタ23のゲート
はPチャンネルトランジスタ23のドレインに接続さ
れ、かつNチャンネルトランジスタ22のドレインとも
接続されているため、電源21がNチャンネルトランジ
スタ22のスレショルドレベルを越える電圧にPチャン
ネルトランジスタ23のスレショルドレベル電圧を加え
た電圧になると、Pチャンネルトランジスタ23も導通
状態になりドレイン側を引き上げようとする。この後、
電源21が上昇していくとPチャンネルトランジスタ2
3とNチャンネルトランジスタ22の導通抵抗の比でド
レインの電圧が上昇していく。このドレイン電圧が次段
のインバータ24の論理スレショルドレベルを越える
と、インバータ24の出力がグランドレベルになる。つ
まり、インバータ24の出力は電源21がNチャンネル
及びPチャンネルのトランジスタ22,23のスレショ
ルドレベルの和の電圧を越えてから前段のドレイン電圧
がインバータ24の論理スレショルドレベルを越えるま
では電源レベルを出力している。また、電源降下時は前
記とまったく反対の動作となる。このため、このインバ
ータ24の出力信号をリセット信号とすれば、簡易電圧
検出のリセット回路となる。
【0004】また、他の従来例として、半導体基板上
に、内部回路素子部と、この内部回路素子部に対して駆
動クロック信号を供給するクロック発生回路と、半導体
基板上に対して設けられ外部の電源に対して接続される
電源端子と、この電源端子から電源電圧が供給され、こ
の電源電圧が上記の内部の回路素子部の安定動作を保証
する第1の下限基準電圧Vs以下となる状態を検出し
て、上記のクロック発生回路に対してクロック発生停止
信号を発生する第1の電源電圧検出回路と、上記電源端
子からの電源電圧が供給され、この電源電圧が上記内部
回路素子部の動作状態保持電圧Vrより高く、その動作
状態保持を保証できる第2の下限基準電圧Vr以下とな
る状態を検出してリセット信号を発生する第2の電源電
圧検出回路と、上記リセット信号の発生に応じて上記内
部回路素子部を初期状態に設定する手段とを具備してな
ることを特徴とする1チップマイクロコントローラ(特
開昭62−221816号)がある。図8は特開昭62
−221816号に開示された1チップマイクロコンピ
ュータのブロック図、図9は図8中のインバータ31、
第1、第2の電源電圧検出回路32,33、アンドゲー
ト34の部分の詳細回路図である。
に、内部回路素子部と、この内部回路素子部に対して駆
動クロック信号を供給するクロック発生回路と、半導体
基板上に対して設けられ外部の電源に対して接続される
電源端子と、この電源端子から電源電圧が供給され、こ
の電源電圧が上記の内部の回路素子部の安定動作を保証
する第1の下限基準電圧Vs以下となる状態を検出し
て、上記のクロック発生回路に対してクロック発生停止
信号を発生する第1の電源電圧検出回路と、上記電源端
子からの電源電圧が供給され、この電源電圧が上記内部
回路素子部の動作状態保持電圧Vrより高く、その動作
状態保持を保証できる第2の下限基準電圧Vr以下とな
る状態を検出してリセット信号を発生する第2の電源電
圧検出回路と、上記リセット信号の発生に応じて上記内
部回路素子部を初期状態に設定する手段とを具備してな
ることを特徴とする1チップマイクロコントローラ(特
開昭62−221816号)がある。図8は特開昭62
−221816号に開示された1チップマイクロコンピ
ュータのブロック図、図9は図8中のインバータ31、
第1、第2の電源電圧検出回路32,33、アンドゲー
ト34の部分の詳細回路図である。
【0005】
【発明が解決しようとする課題】図5の従来回路は図7
の様に製造条件の特性依存がCPU動作電圧特性に比例
しているという利点がある。図7を説明すると、従来回
路の検出電圧レベルの温度特性が図7のグラフのVTH
HPOCおよびVTLLPOCの特性のようになり、負
の温度係数をもってしまう。ここで、“POC”はPO
WER ON CLEAR(電源投入時リセット)を意
味する。さらに、ここでいうVTHHおよびVTLL
は、製造条件で決まる、トランジスタのスレショルドレ
ベル(以下VTと略)の高めと低めを表しており、VT
が低いと検出電圧が低くなり、高いと高くなる。一方、
CPUの最低動作電圧は同グラフのVTHHCPUとV
TLLCPUの特性となり正の温度係数をもつ。このた
め、従来のリセット回路の電圧までCPUの動作を保証
しようとすると、保証温度範囲(例えば−40〜+85
℃)では、従来回路の検出レベルが低温状態になるとC
PU最低動作電圧レベルを遥かに上まわってしまう。い
くらCPUの最低動作電圧が低くても、CPUは従来回
路の検出電圧を最低動作電圧として判断してしまうた
め、外見からCPUの動作電圧は従来回路の検出電圧と
なる。このため、CPUの最低動作電圧は保証温度範囲
全体を考えると、従来回路の低温時の電圧をワースト状
態と考えこれをスペック化しなければならない。しか
し、これは本当のCPU最低動作電圧より高くなってし
まう。
の様に製造条件の特性依存がCPU動作電圧特性に比例
しているという利点がある。図7を説明すると、従来回
路の検出電圧レベルの温度特性が図7のグラフのVTH
HPOCおよびVTLLPOCの特性のようになり、負
の温度係数をもってしまう。ここで、“POC”はPO
WER ON CLEAR(電源投入時リセット)を意
味する。さらに、ここでいうVTHHおよびVTLL
は、製造条件で決まる、トランジスタのスレショルドレ
ベル(以下VTと略)の高めと低めを表しており、VT
が低いと検出電圧が低くなり、高いと高くなる。一方、
CPUの最低動作電圧は同グラフのVTHHCPUとV
TLLCPUの特性となり正の温度係数をもつ。このた
め、従来のリセット回路の電圧までCPUの動作を保証
しようとすると、保証温度範囲(例えば−40〜+85
℃)では、従来回路の検出レベルが低温状態になるとC
PU最低動作電圧レベルを遥かに上まわってしまう。い
くらCPUの最低動作電圧が低くても、CPUは従来回
路の検出電圧を最低動作電圧として判断してしまうた
め、外見からCPUの動作電圧は従来回路の検出電圧と
なる。このため、CPUの最低動作電圧は保証温度範囲
全体を考えると、従来回路の低温時の電圧をワースト状
態と考えこれをスペック化しなければならない。しか
し、これは本当のCPU最低動作電圧より高くなってし
まう。
【0006】また、特開昭62−221816号は、ま
ず図9中の抵抗R7,R8で基準電圧を発生している
が、抵抗のバラツキを抑えることが半導体基板上では難
しいと思われ、また、図10に示すように、発振器の発
振電圧とマイクロコンピュータの動作電圧とには差があ
り、従来の回路検出電圧がCPU最低動作電圧を下回る
ことになり、CPUが誤動作後に従来回路の検出電圧が
検出できても正常に判断できないので、マイクロコンピ
ュータの暴走を検出することはできない。
ず図9中の抵抗R7,R8で基準電圧を発生している
が、抵抗のバラツキを抑えることが半導体基板上では難
しいと思われ、また、図10に示すように、発振器の発
振電圧とマイクロコンピュータの動作電圧とには差があ
り、従来の回路検出電圧がCPU最低動作電圧を下回る
ことになり、CPUが誤動作後に従来回路の検出電圧が
検出できても正常に判断できないので、マイクロコンピ
ュータの暴走を検出することはできない。
【0007】本発明の目的は、CPUの電源電圧の変動
及び温度変動による誤動作を検出しリセットをかけ、暴
走状態を回避する半導体集積回路を提供することにあ
る。
及び温度変動による誤動作を検出しリセットをかけ、暴
走状態を回避する半導体集積回路を提供することにあ
る。
【0008】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に、演算装置と、記憶装置と、前記演
算装置と記憶装置のデータ信号の各々の入出力時間に同
期したテスト信号を発生するテスト信号発生装置と、前
記テスト信号を入力とする少なくとも1つの入出力装置
と、前記入出力装置の出力信号を印加する、抵抗および
コンデンサで構成されるLPFと、前記LPFの出力を
記憶する第1の記憶装置と、前記第1の記憶装置の出力
信号と、前記テスト信号を比較する比較装置と、前記比
較装置の出力を記憶する第2の記憶装置を有し、前記第
1および第2の記憶装置の記憶タイミングは各々異なる
が、前記テスト信号とは同期しており、前記入出力装置
の入力信号も前記テスト信号と同期しており、前記第2
の記憶装置の出力を前記半導体基板上の装置全体のリセ
ット信号としている。
は、半導体基板上に、演算装置と、記憶装置と、前記演
算装置と記憶装置のデータ信号の各々の入出力時間に同
期したテスト信号を発生するテスト信号発生装置と、前
記テスト信号を入力とする少なくとも1つの入出力装置
と、前記入出力装置の出力信号を印加する、抵抗および
コンデンサで構成されるLPFと、前記LPFの出力を
記憶する第1の記憶装置と、前記第1の記憶装置の出力
信号と、前記テスト信号を比較する比較装置と、前記比
較装置の出力を記憶する第2の記憶装置を有し、前記第
1および第2の記憶装置の記憶タイミングは各々異なる
が、前記テスト信号とは同期しており、前記入出力装置
の入力信号も前記テスト信号と同期しており、前記第2
の記憶装置の出力を前記半導体基板上の装置全体のリセ
ット信号としている。
【0009】
【作用】本発明は、CPU動作電圧を決めている要因で
ある内部バスの転送遅れに注目したものである。例とし
て、図4にあるCPUのバス転送遅れのデータを示す。
このグラフは縦軸にバス通過中のデータの伝達時間を示
している。横軸は電源電圧を示している。例えば、電源
電圧4V時に、CPUのデータを通過する伝達時間は、
約125nsとなる。
ある内部バスの転送遅れに注目したものである。例とし
て、図4にあるCPUのバス転送遅れのデータを示す。
このグラフは縦軸にバス通過中のデータの伝達時間を示
している。横軸は電源電圧を示している。例えば、電源
電圧4V時に、CPUのデータを通過する伝達時間は、
約125nsとなる。
【0010】グラフの特性が示す様に低電圧になるとバ
ス上のデータが遅れてくる。これをCPU動作上にする
と、ある出力からある入力にデータを送る時間が延びて
しまうことになり、予め決まっている転送時間内でのデ
ータ転送ができなくなることを示している。つまり、C
PUは誤動作することになる。
ス上のデータが遅れてくる。これをCPU動作上にする
と、ある出力からある入力にデータを送る時間が延びて
しまうことになり、予め決まっている転送時間内でのデ
ータ転送ができなくなることを示している。つまり、C
PUは誤動作することになる。
【0011】本発明は、内部バスの転送遅れを等価的回
路で実現し、ある一定以上の転送遅れになった場合、C
PUは誤動作を始めるので、その前にCPUにリセット
をかけ、CPUの誤動作を防ぐようにしたものである。
路で実現し、ある一定以上の転送遅れになった場合、C
PUは誤動作を始めるので、その前にCPUにリセット
をかけ、CPUの誤動作を防ぐようにしたものである。
【0012】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0013】図1は本発明の一実施例の半導体集積回路
の回路図、図2はその動作タイミングチャートである。
テスト信号発生装置4よりテスト信号5が出力される。
テスト信号5はCPUのデータ転送タイミングに同期し
ているものとする。テスト信号5はエクスクルーシブ・
NORである比較装置11に入力され、また、入出力装
置1,6に入力される。入出力装置1はインバータ機
能、入出力装置2と6は入出力制御信号が高レベルの時
のみインバータとして動作し、入出力制御信号が低レベ
ルのときは出力は高インピーダンスになる。入出力装置
2の出力は等価バス信号17のラインに供給され、ま
た、入出力装置6の出力も同ラインに供給される。入出
力装置6は入出力制御信号8で制御され、入出力装置2
は入出力制御信号8の反転信号で制御される。このた
め、同ラインに供給される信号は必ず単一となる。ま
た、入出力装置2の出力はテスト信号5と同相、入出力
装置6の出力はテスト信号5と逆相となる。等価抵抗1
0と等価容量9はCPUバスの最悪限界を値とする。こ
こで、最悪限界とは製造時のバスの実IC上の配線の細
り、およびバスにつながるトランジスタの容量増大の上
限、またバスをドライブするトランジスタのゲインの最
悪を考えた時の限界である。入出力装置2または6から
出力された信号は等価抵抗10および等価容量9で積分
されるため図2に示す等価バス信号17のようになる。
記憶装置7の入力タイミングCY13はCPUのデータ
読み込み信号と同期しているものとする。記憶装置7の
出力(被比較信号15)は比較装置11でテスト信号5
と比較され、比較装置11は両信号15、5が同相であ
るならば“1”、逆相であるならば“0”の比較結果信
号16を出力する。その結果が記憶装置12にデータ転
送タイミングの最終クロックCX14でサンプリングさ
れ、記憶装置12の出力がCPUリセット信号となって
いる。
の回路図、図2はその動作タイミングチャートである。
テスト信号発生装置4よりテスト信号5が出力される。
テスト信号5はCPUのデータ転送タイミングに同期し
ているものとする。テスト信号5はエクスクルーシブ・
NORである比較装置11に入力され、また、入出力装
置1,6に入力される。入出力装置1はインバータ機
能、入出力装置2と6は入出力制御信号が高レベルの時
のみインバータとして動作し、入出力制御信号が低レベ
ルのときは出力は高インピーダンスになる。入出力装置
2の出力は等価バス信号17のラインに供給され、ま
た、入出力装置6の出力も同ラインに供給される。入出
力装置6は入出力制御信号8で制御され、入出力装置2
は入出力制御信号8の反転信号で制御される。このた
め、同ラインに供給される信号は必ず単一となる。ま
た、入出力装置2の出力はテスト信号5と同相、入出力
装置6の出力はテスト信号5と逆相となる。等価抵抗1
0と等価容量9はCPUバスの最悪限界を値とする。こ
こで、最悪限界とは製造時のバスの実IC上の配線の細
り、およびバスにつながるトランジスタの容量増大の上
限、またバスをドライブするトランジスタのゲインの最
悪を考えた時の限界である。入出力装置2または6から
出力された信号は等価抵抗10および等価容量9で積分
されるため図2に示す等価バス信号17のようになる。
記憶装置7の入力タイミングCY13はCPUのデータ
読み込み信号と同期しているものとする。記憶装置7の
出力(被比較信号15)は比較装置11でテスト信号5
と比較され、比較装置11は両信号15、5が同相であ
るならば“1”、逆相であるならば“0”の比較結果信
号16を出力する。その結果が記憶装置12にデータ転
送タイミングの最終クロックCX14でサンプリングさ
れ、記憶装置12の出力がCPUリセット信号となって
いる。
【0014】等価バス信号17が正常に出力された場合
には、クロックCX14が出力された時点でテスト信号
5と被比較信号15が逆相であるため記憶装置12から
リセット信号RESETは出力されないが、等価バス信
号17が遅れた場合、クロックCX14が出力された時
点でテスト信号5と被比較信号15が同相となるため、
比較装置11の出力16が“1”となり、記憶装置12
からリセット信号RESETが出力される。
には、クロックCX14が出力された時点でテスト信号
5と被比較信号15が逆相であるため記憶装置12から
リセット信号RESETは出力されないが、等価バス信
号17が遅れた場合、クロックCX14が出力された時
点でテスト信号5と被比較信号15が同相となるため、
比較装置11の出力16が“1”となり、記憶装置12
からリセット信号RESETが出力される。
【0015】図3は本発明の他の実施例の半導体集積回
路の回路図である。本実施例は図1の実施例の回路面積
を縮小するために、等価バスラインに接続される入出力
装置を1個にしたものである。動作は図1の図1の実施
例と同じである。
路の回路図である。本実施例は図1の実施例の回路面積
を縮小するために、等価バスラインに接続される入出力
装置を1個にしたものである。動作は図1の図1の実施
例と同じである。
【0016】以上の回路によりCPU最低動作温度に添
ったりリセット信号発生器が可能になる。例えば、図4
を参考として考えると、3.5Vのときにバス遅延は約
250nsとなると、図1の等価抵抗9を設定すれば、
バス遅延が250ns以上になったときリセットがかか
る。つまり、CPUが暴走する前にリセットがかかるた
め、CPUの暴走を止めることができる。
ったりリセット信号発生器が可能になる。例えば、図4
を参考として考えると、3.5Vのときにバス遅延は約
250nsとなると、図1の等価抵抗9を設定すれば、
バス遅延が250ns以上になったときリセットがかか
る。つまり、CPUが暴走する前にリセットがかかるた
め、CPUの暴走を止めることができる。
【0017】
【発明の効果】以上説明したように本発明は、内部バス
の転送遅れがある一定以上になったことを検出してCP
Uにリセットをかけることにより、CPUの電源電圧や
温度の変動によるCPUの暴走を回避できる効果があ
る。
の転送遅れがある一定以上になったことを検出してCP
Uにリセットをかけることにより、CPUの電源電圧や
温度の変動によるCPUの暴走を回避できる効果があ
る。
【図1】本発明の第1の実施例の半導体集積回路の回路
図である。
図である。
【図2】第1の実施例のタイミングチャートである。
【図3】本発明の第2の実施例の半導体集積回路の回路
図である。
図である。
【図4】CPUのバススピード特性を示す図である。
【図5】従来のリセット回路の回路図である。
【図6】図5のリセット回路の電圧特性図である。
【図7】従来のリセット回路とCPUの動作電圧特性図
である。
である。
【図8】特開昭62−22816号に開示された1チッ
プマイクロコンピュータのブロック図である。
プマイクロコンピュータのブロック図である。
【図9】図8中のインバータ31、第1,第2の電源電
圧検出回路32,33の詳細回路図である。
圧検出回路32,33の詳細回路図である。
【図10】CPU動作電圧と発振動作電圧を示すグラフ
である。
である。
1,2,6 入出力装置 4 テスト信号発生装置 5 テスト信号 7,12 記憶装置 8 入出力制御信号 9 等価容量 10 等価抵抗 11 比較装置 13,14 クロック信号 15 被比較信号 16 比較結果信号 17 等価バス信号 RESET リセット信号
Claims (2)
- 【請求項1】 半導体基板上に、演算装置と、記憶装置
と、前記演算装置と記憶装置のデータ信号の各々の入出
力時間に同期したテスト信号を発生するテスト信号発生
装置と、前記テスト信号を入力とする少なくとも1つの
入出力装置と、前記入出力装置の出力信号を印加する、
抵抗およびコンデンサで構成されるLPFと、前記LP
Fの出力を記憶する第1の記憶装置と、前記第1の記憶
装置の出力信号と前記タイミング信号を比較する比較装
置と、前記比較装置の出力を記憶する第2の記憶装置を
有し、前記第1および第2の記憶装置の記憶タイミング
は各々異なるが、前記テスト信号とは同期し、および前
記入出力装置の入力信号も前記テスト信号と同期してお
り、前記第2の記憶装置の出力を前記半導体基板上の装
置全体のリセット信号としている半導体集積回路。 - 【請求項2】 第1および第2の記憶装置がD型フリッ
プフロップである、請求項1記載の半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5273685A JP2606100B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路 |
US08/330,795 US5489863A (en) | 1993-11-01 | 1994-10-28 | Reset circuit |
KR1019940028486A KR0140026B1 (ko) | 1993-11-01 | 1994-11-01 | 리셋 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5273685A JP2606100B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07129423A JPH07129423A (ja) | 1995-05-19 |
JP2606100B2 true JP2606100B2 (ja) | 1997-04-30 |
Family
ID=17531129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5273685A Expired - Fee Related JP2606100B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5489863A (ja) |
JP (1) | JP2606100B2 (ja) |
KR (1) | KR0140026B1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0798728B1 (en) * | 1996-03-29 | 2003-06-18 | STMicroelectronics S.r.l. | Power-on reset signal generating circuit |
US6873926B1 (en) * | 2001-02-27 | 2005-03-29 | Cisco Technology, Inc. | Methods and apparatus for testing a clock signal |
DE10336480B3 (de) * | 2003-08-08 | 2005-04-14 | Infineon Technologies Ag | Rücksetzgeneratorschaltung zur Erzeugung eines Rücksetzsignals |
CN102073551B (zh) * | 2010-02-16 | 2014-03-12 | 威盛电子股份有限公司 | 可自我重置的微处理器及其方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3838357A (en) * | 1973-10-25 | 1974-09-24 | Honeywell Inf Systems | Apparatus for using start-up of a crystal oscillator to synchronize power turn-on in various portions of a system |
US4035669A (en) * | 1974-12-25 | 1977-07-12 | Nippon Gakki Seizo Kabushiki Kaisha | Operation-delayed switching circuit |
US4367423A (en) * | 1981-01-06 | 1983-01-04 | General Electric Company | Reset signal generator |
DE3213345C2 (de) * | 1982-04-08 | 1984-11-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Datenübertragungseinrichtung zwischen zwei asynchron gesteuerten Datenverarbeitungssystemen |
JPS60221816A (ja) * | 1984-04-19 | 1985-11-06 | Nippon Denso Co Ltd | 1チツプマイクロコントロ−ラ |
US4696019A (en) * | 1984-09-19 | 1987-09-22 | United Technologies Corporation | Multi-channel clock synchronizer |
US4821287A (en) * | 1987-10-21 | 1989-04-11 | F. L. Jennings | Apparatus and method for detecting digital carrier synchronization problems |
US5220673A (en) * | 1988-04-14 | 1993-06-15 | Zilog, Inc. | Device and method for programming critical hardware parameters |
JPH07120225B2 (ja) * | 1988-04-15 | 1995-12-20 | 富士通株式会社 | 半導体回路装置 |
US5159205A (en) * | 1990-10-24 | 1992-10-27 | Burr-Brown Corporation | Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line |
US5377205A (en) * | 1993-04-15 | 1994-12-27 | The Boeing Company | Fault tolerant clock with synchronized reset |
-
1993
- 1993-11-01 JP JP5273685A patent/JP2606100B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-28 US US08/330,795 patent/US5489863A/en not_active Expired - Lifetime
- 1994-11-01 KR KR1019940028486A patent/KR0140026B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH07129423A (ja) | 1995-05-19 |
KR950015033A (ko) | 1995-06-16 |
US5489863A (en) | 1996-02-06 |
KR0140026B1 (ko) | 1998-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5936443A (en) | Power-on reset signal generator for semiconductor device | |
US5612642A (en) | Power-on reset circuit with hysteresis | |
US7675331B2 (en) | Power-up signal generating circuit and method for driving the same | |
US5151614A (en) | Circuit having charge compensation and an operation method of the same | |
US5469099A (en) | Power-on reset signal generator and operating method thereof | |
US6266794B1 (en) | Circuit and method for testing an integrated circuit | |
US20020075039A1 (en) | Method and system for controlling the duty cycle of a clock signal | |
US20060097813A1 (en) | Oscillator of semiconductor device | |
JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
KR100302589B1 (ko) | 기준전압발생기의스타트업회로 | |
JPH0214814B2 (ja) | ||
US5821787A (en) | Power-on reset circuit with well-defined reassertion voltage | |
KR100440448B1 (ko) | 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치 | |
JP2000146710A (ja) | 低電圧/低電力温度センサ | |
JP3194136B2 (ja) | 半導体メモリ素子の基板電圧発生回路 | |
JP3133673B2 (ja) | 基板電圧発生回路 | |
JP2606100B2 (ja) | 半導体集積回路 | |
US6023181A (en) | High speed unitransition input buffer | |
KR890004763B1 (ko) | 어드레스천이 검지회로 | |
JP2927121B2 (ja) | 入力回路 | |
JP4438535B2 (ja) | 電圧検出器 | |
JP2616573B2 (ja) | 電圧検出回路 | |
KR19990006009A (ko) | 반도체 메모리 소자의 파워업 장치 | |
KR101033489B1 (ko) | 반도체 메모리 장치의 파워 온 리셋 신호 생성 회로 | |
JP5262981B2 (ja) | ラッチ装置及びラッチ方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |