JP2671817B2 - 半導体集積回路の検査方法 - Google Patents

半導体集積回路の検査方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の検査
方法に関し、特に、外部から与えられるテストデータに
基づいて、半導体集積回路の各内部回路の動作、特性等
の試験を行なう半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】半導体集積回路（「ＬＳＩ」という）の
開発、生産においては、欠陥を持った不良ＬＳＩを正常
なＬＳＩと区別し、かつ不良ＬＳＩについてはその不良
原因を調査分析することにより品質ならびに生産性の向
上をはかっている。この不良ＬＳＩの発見および解析の
ために実施されているのがＬＳＩの試験（テスト）であ
る。
【０００３】ＬＳＩの試験内容としては種々のものがあ
るが、大きく分類すると、ファンクション・テスト（Fu
nctional Test）とパラメトリック・テスト（Parametri
c Test）の２種類がある。
【０００４】ファンクション・テストとは、ＬＳＩの機
能（ファンクション）に着目した試験であり、電源電
圧、動作温度、入力信号タイミングといった試験条件を
決定する各パラメータは、ＬＳＩ開発、生産時に想定し
た典型的な動作条件に設定して、ＬＳＩの機能が完全に
実現されているかどうかを試験するものである。
【０００５】一方、パラメトリック・テストとは、ＬＳ
Ｉの動作条件範囲に着目した試験であり、前述のファン
クション・テストとほぼ同一の試験を試験条件を決定す
る各パラメータを変えて行なうことで、ＬＳＩがその仕
様に定められた動作条件範囲内において所定の機能、特
性を有していることを試験するものであり、直流特性を
テストするＤＣパラメトリック・テストと、例えば入力
・出力端子間の信号の伝搬遅延時間等、主にタイミング
エッジの特性をテストするＡＣパラメトリック・テスト
がある。
【０００６】これらのＬＳＩ試験を実施する方法として
は、主として外部から入力端子を介して被試験ＬＳＩに
テストデータを与え、与えられたテストデータに応じた
被試験ＬＳＩの内部回路の動作結果を被試験ＬＳＩの出
力端子を介して外部に出力させて、その結果を観測する
ことにより、被試験ＬＳＩの内部回路を試験する方法が
採用されている。
【０００７】図５は、従来のＬＳＩのテスト構成例を示
す図である。
【０００８】図５を参照して、ＬＳＩ20の内部には、所
望の機能を実現するために順序回路および組合せ回路を
適宜組み合わせて構成された内部回路21が含まれる。テ
ストデータはそれぞれ端子211〜21xを介して内部回路21
に与えられる。そして内部回路21から出力されるデータ
は、それぞれ端子221〜22xを介してＬＳＩ20の外部に出
力される。
【０００９】図６は、図５に示したＬＳＩをＬＳＩ試験
機（ＬＳＩテスタ）によって試験する際の概念を示す図
である。
【００１０】図６を参照して、ＬＳＩ30は内部に、図５
と同様に、内部回路31を含み、ＬＳＩ試験機３の各ピン
が被試験ＬＳＩ30の入力端子311〜319、及び出力端子32
1〜329に接続されている。
【００１１】ＬＳＩ試験機３は、試験項目毎に対応する
テストデータを生成し、被試験ＬＳＩ30の入力端子311
〜31xにテストデータを印加し、内部回路31にテストデ
ータが供給される。内部回路31は各テストデータに応じ
た動作を行ない、試験結果データを出力する。
【００１２】ＬＳＩ試験機３は、被試験ＬＳＩ30の出力
端子321〜32xを介してこれら試験結果データを取り込
み、その内容に応じて各回路の動作、特性その他の適否
を判定する。ＬＳＩ試験機３はこのような一連の動作を
所定のプログラムに従って順次実行することで所定項目
の試験を行なう。
【００１３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＬＳＩ試験方法では、テストデータをＬＳＩ
の全ての入力端子に入力し、ＬＳＩの全ての試験結果デ
ータを出力端子を経由して取り込むことが必要とされ、
このため、一般に、被試験デバイス（ＤＵＴ；Device U
nder Test）であるＬＳＩの機能ピン全てをカバーでき
る数のピン数を持ったＬＳＩ試験機を使用しなければな
らない。
【００１４】また、ＬＳＩ試験機は、被試験デバイスと
されるＬＳＩのタイミング試験に十分なスピードと精度
を有したものでなければならない。
【００１５】近時、半導体技術の進歩に伴いＬＳＩの動
作周波数は著しく向上し、これら高速ＬＳＩを試験する
には高速ＬＳＩ試験機が必要とされる。即ち、前記した
通り、被試験デバイスである高速ＬＳＩの全機能ピンを
カバーするピン数を有し、高速ＬＳＩの動作周波数に対
応したテストレートを具備した高速ＬＳＩ試験機を使用
しなければならない。
【００１６】高速ＬＳＩ試験機は、一般に低速ＬＳＩ試
験機よりも高価である。特に高速ＬＳＩ試験機では、１
ピン当りの単価が低速のものに比べて高価であるため、
高速多ピンのＬＳＩ試験機は非常に高価なシステムとな
ってしまう。
【００１７】さらに、最近ではＬＳＩの高性能化、複雑
化から、ＬＳＩの端子数も多ピン化の方向にあり、ＬＳ
Ｉ試験機に対する投資はさらに大きなものとなってしま
う。
【００１８】ところで、高速ＬＳＩとはいっても、全て
の機能ピンが高速であるわけではない。例えば、高速シ
リアル通信用ＬＳＩ等では、高速シリアル通信側の数個
の端子のみが数百ＭＨｚ〜数ＧＨｚの超高速で動作し、
残りの大半の端子はせいぜい数十ＭＨｚ程度で動作する
に過ぎない。
【００１９】したがって、被試験ＬＳＩの端子のうち最
も高速なものに対応できるスピードと精度を全てのピン
に対して持った高速多ピンＬＳＩ試験機を、その試験の
ために導入することは開発コスト、生産コスト両面から
考えて得策ではないという欠点がある。
【００２０】テストに必要とされるＬＳＩ試験機のピン
数を削減する試験方法としては、例えば、特開平4-2205
76号公報には、図７に示すように、テストデータを直列
に取り込み、これを並列データに変換して集積回路内を
構成する複数の被試験回路411〜41nにテストデータをそ
れぞれ分配する直並列変換手段43を備えたことにより、
テスト端子を削減するようにした集積回路の試験方式が
提案されている。
【００２１】前記特開平4-220576号公報に開示された試
験方法を利用すれば、ピン数の少ないＬＳＩ試験機によ
り試験が可能となるが、この試験方法では、内部回路の
機能テストは可能であるが、被試験ＬＳＩの外部インタ
フェースのタイミングが仕様を満足するかという試験は
不可能となる。なぜなら集積回路内部の被試験回路には
直並列変換手段43を介してテストデータが供給され、実
際の仕様状態とは異なったものとなるからである。
【００２２】従って、本発明は、前記問題点を解消し、
被試験ＬＳＩの全機能端子数よりも少ない、必要最小限
のピン数を持った高速ＬＳＩ試験機を用いて、被試験Ｌ
ＳＩの高速インタフェース部分の試験を可能とする半導
体集積回路の検査方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】前記目的は、本発明によ
れば、データを入力して内部回路に供給する入力部と、
前記内部回路の出力結果を外部に出力する出力部と、テ
ストモードを指示するテスト制御信号を入力し、テスト
モード時には、前記入力部の出力を前記出力部に入力さ
せるループバック制御部と、を含む半導体集積回路によ
って達成される。
【００２４】本発明の半導体集積回路においては、好ま
しくは、前記ループバック制御部が、前記入力部の出力
を格納する記憶部と、前記内部回路の出力と前記記憶部
の出力の一を選択信号に基づき出力するセレクタと、
前記テスト制御信号を入力し前記セレクタに前記選択信
号を供給すると共に、テストモード時に前記記憶部の書
き込みと読み出しを制御するシーケンス制御部と、を含
んでいる。
【００２５】また、本発明の半導体集積回路において
は、好ましくは、前記記憶部が先入れ先出し型バッファ
メモリで構成されている。
【００２６】そして、本発明の半導体集積回路は、好適
な態様として、外部からタイミング信号を入力するタイ
ミング入力手段と、外部から入力データを入力するデー
タ入力手段と、外部に出力データを出力するデータ出力
手段と、前記タイミング信号を基にして前記データ入力
手段から入力されたデータをラッチするラッチ手段と、
前記タイミング信号を基にして前記データ出力手段への
データの供給を制御するゲート手段と、を有する半導体
集積回路において、前記ラッチ手段によりラッチされた
データを前記ゲート手段にループバックするループバッ
ク手段と、前記ループバック手段を活性化させるループ
バック活性化手段と、を含むことを特徴とするものであ
る。
【００２７】本発明においては、前記ループバック手段
が、ループバックデータを格納するメモリを有すること
を特徴とする。
【００２８】また、本発明においては、前記ループバッ
ク手段が、ループバックデータを処理する制御手段を有
することを特徴とする。
【００２９】さらに、本発明においては、前記ループバ
ック活性化手段が、外部からの所定の信号に基づきルー
プバック動作モードを制御する。
【００３０】次に、本発明は、内部回路及び他の入出力
部よりも高速に動作する高速入力部と高速出力部を少な
くとも一対含む半導体集積回路の検査方法において、前
記高速入力部の出力を高速出力部にループバックさせ、
前記高速入力部と高速出力部の信号経路単位に試験する
ことを特徴とする検査方法を提供する。
【００３１】本発明に係る半導体集積回路の検査方法
は、好ましくは、外部からタイミング信号を入力するタ
イミング入力手段と、外部から入力データを入力するデ
ータ入力手段と、外部に出力データを出力するデータ出
力手段と、前記タイミング信号を基にして前記データ入
力手段から入力されたデータをラッチするラッチ手段
と、前記タイミング信号を基にして前記データ出力手段
へのデータの供給を制御するゲート手段と、を含むイン
タフェース部を有し、更に、前記ラッチ手段によりラッ
チされたデータを前記ゲート手段にループバックするル
ープバック手段と、前記ループバック手段を活性化させ
るループバック活性化手段と、を含む半導体集積回路の
ＬＳＩ試験機による検査方法であって、前記半導体集積
回路のインタフェース部の検査を前記ループバック手段
を介して互いに独立に且つ逐次的に行ない、前記半導体
集積回路の全端子数よりも少ないピン数のＬＳＩ試験機
を用いて試験する、ことを特徴とするものである。
【００３２】本発明の半導体集積回路の検査方法におい
ては、前記ＬＳＩ試験機が、前記インタフェース部の複
数組のうちの一部のみが要求するタイミング精度及びピ
ン数を有することを特徴とする。
【００３３】
【作用】本発明は、上記構成のもと、テスト時に半導体
集積回路の高速入力部の出力はループバック制御部を介
して高速出力部に出力されるため、テストに際して、高
速インタフェース部をカバーするピン数を有する高速Ｌ
ＳＩ試験機を使用して、半導体集積回路の高速インタフ
ェース部の試験が可能となり、テスト費用を低減するも
のである。本発明によれば、特に高速インタフェース部
のＡＣパラメトリック・テストが試験可能とされる。
【００３４】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【００３５】
【実施例１】図１は本発明の半導体集積回路の構成を示
すものである。
【００３６】図１を参照して、10は半導体集積回路、11
は低速クロックで動作する内部回路、12、13は入出力バ
ッファ、14は入力バッファ、15は出力バッファ、16はＦ
ＩＦＯバッファ、17はループバック動作を制御するシー
ケンサ、18は直列並列変換器、19は並列直列変換器、25
は入力ラッチ、26は出力ラッチ、22は入力バッファ、23
は出力バッファ、24はセレクタである。図中破線で囲ま
れた部分が高速クロックで動作する部分である。
【００３７】101〜108はＬＳＩの外部端子を示してお
り、121は低速クロック信号、122はループバックテスト
起動信号、123はＦＩＦＯバッファ16への書き込み信
号、124はＦＩＦＯバッファ16からの読み出し信号、125
はループバックテスト時のデータ経路を切り替える切替
制御信号、126は直列並列変換器18により変換された入
力データを内部回路11に渡すデータバス、127は内部回
路11の出力データを並列直列変換器19に渡すデータバ
ス、128はＦＩＦＯバッファ16の出力データバス、129は
高速クロック信号、130は高速データ入出力バスであ
る。
【００３８】次に、図１を参照して、本実施例に係るＬ
ＳＩの動作を説明する。ここでＬＳＩは図左側の低速イ
ンタフェース（低速クロックＳＣＬＫで動作する）と、
図右側の高速インタフェース（高速クロックＦＣＬＫで
動作する）間でデータの授受を行うものとする。
【００３９】端子102、103、104等を通してＬＳＩ10に
与えられたデータは、バッファ12、13、14を通してＬＳ
Ｉ10の内部回路11に入力される。入力された各データは
内部回路11で処理された後、データバス127、セレクタ2
4を介して並列直列変換器19に送出され、並列直列変換
器19にて直列の高速データに変換された後、出力ラッチ
26、出力バッファ23を通し、高速データ入出力バス130
経由で端子107に高速データとして出力される。
【００４０】一方、高速インタフェースから低速インタ
フェースへのデータ転送では、端子107を通して入力さ
れた高速データＦＤataは、高速データ入出力バス130、
入力バッファ22を介して、端子108から供給される高速
クロックＦＣＬＫをラッチタイミングとして入力ラッチ
25に取り込まれる。
【００４１】入力ラッチ25に取り込まれたデータは、直
列並列変換器18により低速並列データに変換されてデー
タバス126を介して内部回路11に送出され、内部回路11
にて処理された後、バッファ12、13、15等を介して低速
インタフェース側端子102、103、105等に出力される。
【００４２】次に、本実施例に係るＬＳＩにおけるルー
プバック動作時の動作について説明する。
【００４３】ループバック動作は、端子106から入力さ
れるテスト制御信号ＴＥＳＴによって起動される。ルー
プバック動作が起動されると、シーケンサ17はループバ
ックテスト時のデータ経路を切り替える切替制御信号12
5をアクティブ状態とし、切替制御信号125に基づきセレ
クタ24はＦＩＦＯバッファ16の出力に切替え、ＦＩＦＯ
バッファ16の出力データバス128が並列直列変換器19の
入力端に接続される。
【００４４】この場合、端子107に入力されたデータ
は、前記の如く、入力バッファ22、入力ラッチ25を経由
して直列並列変換器18に送られ、直列並列変換器18にて
低速並列データに変換され、データバス126に出力され
る。
【００４５】その際、シーケンサ17は、ＦＩＦＯバッフ
ァ書き込み信号123を出力して、データバス126上のデー
タをＦＩＦＯバッファ16に書き込む。このＦＩＦＯバッ
ファ16へのデータの書き込みはシーケンサ17に設定され
た回数分繰り返され、ループバック用データとして用意
される。
【００４６】ついで、シーケンサ17は、ＦＩＦＯバッフ
ァ読み出し信号124を出力して、ＦＩＦＯバッファに用
意されたループバック用データは出力データバス128に
読み出され、並列直列変換器19に入力される。並列直列
変換器19に入力されたデータは高速データに変換され、
出力ラッチ26、出力バッファ23を経由して端子107から
出力されることになる。
【００４７】図２は、上述した本実施例のＬＳＩにおけ
るループバック動作時の動作タイミングを説明する図で
ある。図２の各信号は、図１の図中の各信号に対応し、
ＴＥＳＴはテスト制御信号、ＳＣＬＫは低速クロック、
ＦＣＬＫは高速クロック、ＦＤａｔａは高速データ、を
それぞれ示し、126は直列並列変換器18から内部回路11
にデータを渡すデータバス、128はＦＩＦＯバッファ16
の出力データバス、123はＦＩＦＯバッファ書き込み信
号、124はＦＩＦＯバッファ読み出し信号、125は切替制
御信号、における信号波形をそれぞれ示している。
【００４８】図２を参照して、ＦＩＦＯバッファ16への
書き込みは、書き込み信号123の立ち上がりエッジで行
われる。またＦＩＦＯバッファ16からの読み出しは、読
み出し信号124の立ち上がりエッジで行われる。
【００４９】図２を参照して、入力されたテスト制御信
号ＴＥＳＴをトリガーとしてシーケンサ17がループバッ
ク動作の制御を開始し、セレクタ24の切替制御信号125
を高レベルとして、セレクタ24はＦＩＦＯバッファ16の
出力データバス128に切替える。端子107から入力された
高速データＦＤａｔａ（シリアルデータ）は、直列並列
変換器25により変換されデータバス126上に並列データ
として送出され、シーケンサ17からのＦＩＦＯバッファ
書き込み信号123によりデータバス126上のデータがＦＩ
ＦＯバッファ16に順次書き込まれ、ＦＩＦＯバッファ16
に書き込まれたデータは、シーケンサ17からのＦＩＦＯ
バッファ読み出し信号124により読み出されて出力デー
タバス128に送出され、並列直列変化器26により直列デ
ータに変換され、高速データＦＤataとして端子107より
出力される。
【００５０】図２では、２番目のデータＤ2のデータバ
ス126からＦＩＦＯバッファ16への書き込みと、ＦＩＦ
Ｏバッファ16に書き込まれた１番目のデータＤ1の出力
データバス128への読み出しとをタイミング上重複して
行っているが、これ以外のタイミング、例えば、データ
をＦＩＦＯバッファ16に所定数書き込んだ後これを読み
出す構成等、所望のタイミングに設定できることは言う
までもない。
【００５１】図３は、上述した本実施例に係るＬＳＩに
おけるループバック試験の原理を説明する図である。
【００５２】図３を参照して、外部より入力データ67と
して与えた試験パターンを、再び外部で出力データ68と
して観測することで、高速入力部62および高速出力部63
を含むＬＳＩ60の高速インタフェースを試験することが
可能となる。ループバック手段64は、ＬＳＩ60をループ
バック動作モードに設定するループバック指示信号66に
基づきループバック動作時に高速入力部62から出力され
た信号を高速出力部63に折り返し出力する。なお、図１
では、高速データ（ＦＤａｔａ）は入出力端子107から
入出力されているが、本発明においては、図３に示すよ
うに、入力データ用、出力データ用の端子を夫々別個に
備えてもよいことは勿論である。
【００５３】
【実施例２】図４を参照して、本発明の別の実施例を説
明する。図４は、前記第１の実施例で説明したＬＳＩの
高速インタフェースの試験システムの一実施例を示す図
である。
【００５４】図４を参照して、70は高速ＬＳＩ試験機を
示し、高速ＬＳＩ試験機70は、出力ドライバ71〜73、入
力バッファ74、比較器75、タイミング生成器76、テスト
パターンメモリ77、及び期待値パターンメモリ78を含
む。
【００５５】また、図４において、700は前記第１の実
施例で説明した本発明に係る半導体集積回路（「ＬＳ
Ｉ」という）を示し、701は高速インタフェース部以外
の論理手回路段および入出力手段、702はループバック
手段、703は高速入出力手段702をそれぞれ示している。
【００５６】710はＬＳＩのテスト指示信号の入力端
子、711は高速クロック入力端子、712は高速データの入
出力端子をそれぞれ示している。また、713は高速入出
力手段により入力されたデータを論理手回路段および入
出力手段701に転送する内部バス、714はループバック手
段702から出力されるループバックデータをそれぞれ示
している。
【００５７】高速ＬＳＩ試験機70において、715〜717は
テストパターンの出力タイミングを指定する信号、718
は比較器75に、被試験デバイスであるＬＳＩ700の出力
と期待値パターン（expected pattern）との照合のタイ
ミングを指示するストローブ信号、719は期待値との比
較の結果を示す比較器75の出力信号である。
【００５８】図４を参照して、高速ＬＳＩ試験機70の動
作を簡単に説明する。
【００５９】テストパターンメモリ77には、ＬＳＩ700
の入力端子および出力端子に与えるテストパターンが格
納されている。これらのテストパターンは順次読み出さ
れて出力ドライバ71〜73を介して高速ＬＳＩ試験機70か
ら出力され、ＬＳＩ700に与えられる。高速ＬＳＩ試験
機70からの出力信号は、タイミング生成器76で生成され
るタイミング信号715〜717により制御される。
【００６０】ＬＳＩ700は、与えられたテストパターン
に応じた動作を行ない、その結果を出力端子712に出力
する。高速ＬＳＩ試験機70は入力バッファ74を介してＬ
ＳＩ700の出力結果を取り込み、比較器75にてタイミン
グ生成器76で生成されるタイミング信号718で指定され
るタイミングにて期待値パターンメモリ78に格納されて
いる動作期待値パターンと比較し、比較結果を比較結果
信号719として出力する。
【００６１】以下では、図４に示したＬＳＩ試験システ
ムを参照して、ＬＳＩ700における、入出力データ712
（入出力端子712に入出力されるデータ）のクロック711
（端子711に入力されるクロック信号）に対する入力設
定時間（セットアップタイム）、入力保持時間（ホール
ドタイム）、出力遅延時間を試験するＡＣパラメトリッ
ク・テストを例として説明する。
【００６２】はじめに、被試験デバイスであるＬＳＩ70
0の出力データの出力遅延時間を試験する場合について
説明する。
【００６３】まず、テストパターンメモリ77に格納され
ているパターンが読み出された端子710を介してＬＳＩ7
00に与えられる。これにより前記第１の実施例で説明し
たように、ＬＳＩ700はループバック試験動作に入る。
【００６４】ついで、テストパターンメモリ71から読み
出されるパターンにしたがって、クロック端子711には
クロック信号が、入出力端子712には入力データが与え
られる。その際、タイミング生成器76で生成されるタイ
ミング信号716および717を制御して、入力データがクロ
ック信号に対して余裕あるタイミングで確実に高速入出
力手段703を介してＬＳＩ700内部に入力されるようにす
る。
【００６５】高速入出力手段703により、入力されたデ
ータは予め定めた所定時間後にループバック手段702に
より高速入出力手段703を介してループバックされ、入
出力端子712を介して出力されることになる。
【００６６】高速ＬＳＩ試験機70は、この出力データを
入力バッファ74を介して入力し、タイミング生成器76に
より生成されたタイミング信号718で指定されるタイミ
ングにて、入力が期待値パターンメモリ78に格納されて
いる期待値パターンと一致しているか否かを比較器75で
比較し、その結果を比較結果716として生成する。
【００６７】ここで、タイミング信号718を入出力デー
タの出力遅延時間の最大値に設定しておけば、入出力端
子712から出力される出力データが出力遅延時間の規格
を満たしているかどうか試験することができる。
【００６８】次に、被試験デバイスであるＬＳＩ700の
入力データの設定時間及び保持時間を試験する場合を説
明する。
【００６９】この場合は、前述した入出力端子712に対
して与える入力データのタイミングが、それぞれ入力設
定時間の最小値、及び保持時間の最小値となるようにデ
ータの出力タイミングを制御してやればよい。
【００７０】規格通りの設定／保持（Setup／Hold）特
性を有するＬＳＩであれば、前述したデータのループバ
ック手順に従って、入力データは正しく高速入出力手段
703により入力され、入力データと同一のデータがルー
プバックされて出力データとして観測されることにな
る。すなわち入力パターンを期待値パターンとして照合
すればよいことになる。ＬＳＩが規格通りの設定／保持
特性を有していない場合には、上記期待値照合が不一致
となり、不良ＬＳＩが検出できる。なお、規格値に対応
して入出力信号のタイミング位置等を設定し、被試験Ｌ
ＳＩの機能を試験することにより、ＡＣパラメータ等が
規格値を満たすか否かを試験（良品デバイス／不良デバ
イスのテスト）する方法は、通常“GO／NOGO TEST”と
いい、量産試験等で用いられる。
【００７１】このように、本実施例においては、ＬＳＩ
700の高速入出力手段703の検査をループバック手段702
を介してそれぞれ別個に且つ順次行なうことにより、Ｌ
ＳＩ700の全端子数よりも少ないピン数の高速ＬＳＩ試
験機70を用いて試験するものであり、高速ＬＳＩ試験機
70は、ＬＳＩ700が高速入出力手段703を複数含む場合そ
の一部が要求するタイミング精度、ピン数を含むだけで
よい。
【００７２】以上、本実施例によれば、半導体集積回路
の高速インタフェース部について、わずかの高速ピンを
有する高速ＬＳＩ試験機で、機能試験のみならず、例え
ばＡＣパラメータが規格値を満たすか否か等のパラメト
リック・テストを高速且つ高精度に行なうことを可能と
すると共に、高速インタフェース部以外の内部回路につ
いては、例えば多ピンの低速ＬＳＩ試験機でテストする
ことにより、テスト費用を低減することができる。
【００７３】なお、本発明を上記各実施例に即して説明
したが、本発明は、上記態様にのみ限定されず、本発明
の原理に準ずる各種態様を含む。
【００７４】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、テスト時に半導体集積回路の高速入力
部の出力はループバック制御部を介して高速出力部に出
力されるため、本発明に係る半導体集積回路のテストに
際しては高速インタフェース部をカバーするピン数を有
する高速ＬＳＩ試験機を使用して、半導体集積回路の高
速インタフェース部分の試験が可能とし、テスト費用を
低減するものである。
【００７５】そして、本発明の半導体集積回路によれ
ば、機能試験のみならず高速インタフェース部のＡＣパ
ラメトリック・テストについても、わずかの高速ピンを
有する高速ＬＳＩ機で高精度にテストすることを可能と
すると共に、高速インタフェース部以外の内部回路につ
いては、例えば多ピンの低速ＬＳＩ試験機で測定するこ
とにより、テスト費用を低減することができる。
【００７６】また、本発明の検査方法によれば、高速イ
ンタフェースを持った半導体集積回路の試験に必須とさ
れる高速ＬＳＩ試験機の高速テストプローブの本数を削
減することが可能となり、テスト費用を低減することが
できる。
【００７７】本発明の半導体集積回路においては、ルー
プバック制御部はテスト制御信号に基づき、ループバッ
ク制御を行なう制御部と高速入力部からの出力データを
格納する記憶部、及び、内部回路と記憶部の出力のいず
れかを高速出力部に出力するセレクタというコンパクト
なテスト回路から成り、テスト回路を含む半導体集積回
路のコストの上昇を抑止している。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施例の構成を示
す図である。
【図２】本発明の一実施例（図１参照）の動作タイミン
グを示す図である。
【図３】本発明の半導体集積回路におけるループバック
動作の原理図である。
【図４】本発明を利用した高速インタフェース試験の一
実施例を示す図である。
【図５】従来のＬＳＩテスト回路の構成例を示す図であ
る。
【図６】従来のＬＳＩテストシステムの概念図である。
【図７】ＬＳＩ試験機のピン数を削減する、従来の試験
方法を示す図である。
【符号の説明】
３ ＬＳＩ試験機 10 半導体集積回路（ＬＳＩ） 11 内部回路（低速） 12 入出力バッファ 13 入出力バッファ 14 入出力バッファ 15 入出力バッファ 16 ＦＩＦＯバッファ 17 シーケンサ 18 直列並列変換器 19 並列直列変換器 20 半導体集積回路（ＬＳＩ） 21 内部回路 22 入力バッファ 23 出力バッファ 24 セレクタ 25 入力ラッチ 26 出力ラッチ 30 半導体集積回路（ＬＳＩ） 31 内部回路 40 半導体集積回路（ＬＳＩ） 41 被試験回路 43 直並列変換手段 60 ＬＳＩ 61 高速インタフェース以外のその他の論理回路手段及
び入出力手段 62 高速入力部 63 高速出力部 64 ループバック手段 66 ループバック指示信号 67 入力データ 68 出力データ 70 高速ＬＳＩ試験機 71 出力バッファ 72 出力バッファ 73 出力バッファ 74 入力バッファ 75 比較器 76 タイミング生成器 77 テストパターンメモリ 78 期待値パターンメモリ 101 ＳＣＬＫ端子 102 ＳＢ０端子 103 ＳＢｘ端子 104 ＳＩｘ端子 105 ＳＯｘ端子 106 ＴＥＳＴ端子 107 ＦＤａｔａ端子 108 ＦＣＬＫ端子 121 低速クロック信号 122 ループバックテスト起動信号 123 ＦＩＦＯバッファ書き込み信号 124 ＦＩＦＯバッファ読みだし信号 125 データバス切替え信号 126 内部回路入力データ 127 内部回路出力データ 128 ＦＩＦＯバッファ出力データ 129 高速クロック信号 211〜21x 入力端子 221〜22x 出力端子 311〜31x 入力端子 321〜32x 出力端子 700 半導体集積回路（ＬＳＩ） 701 内部回路および入出力手段 702 ループバック手段 703 高速入出力手段 710 ループバックテスト指示端子 711 インタフェースクロック入力端子 712 入出力端子 713 内部回路入力データ 714 ループバックデータ 715〜717 出力タイミング指示信号 718 比較照合タイミング指示信号 719 比較結果信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−267775（ＪＰ，Ａ) 特開 平５−264667（ＪＰ，Ａ) 特開 平２−51244（ＪＰ，Ａ) 特開 平６−11547（ＪＰ，Ａ) 特開 平５−243361（ＪＰ，Ａ) 特開 平４−95885（ＪＰ，Ａ) 特開 平３−144385（ＪＰ，Ａ) 特開 平５−26981（ＪＰ，Ａ) 特開 平３−285436（ＪＰ，Ａ) 特開 平１−175436（ＪＰ，Ａ) 特開 平６−160494（ＪＰ，Ａ) 特開 平２−6772（ＪＰ，Ａ) 特開 平１−228322（ＪＰ，Ａ) 特開 平５−256910（ＪＰ，Ａ) 実開 昭63−156084（ＪＰ，Ｕ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】内部回路及び他の入出力部よりも高速に動
    作する、高速入力部と高速出力部を少なくとも一対含む
    半導体集積回路の検査方法であって、 前記高速入力部の出力を前記高速出力部にループバック
    させ、前記高速入力部と前記高速出力部の信号経路単位
    に試験する、 ことを特徴とする半導体集積回路の検査方法 。
  2. 【請求項２】外部からタイミング信号を入力するタイミ
    ング入力手段と、 外部から入力データを入力するデータ入力手段と、 外部に出力データを出力するデータ出力手段と、 前記タイミング信号を基にして前記データ入力手段から
    入力されたデータをラッチするラッチ手段と、 前記タイミング信号を基にして前記データ出力手段への
    データの供給を制御するゲート手段と、 を含む高速インタフェース部を有し、更に、 前記ラッチ手段によりラッチされたデータを前記ゲート
    手段にループバックするループバック手段と、 前記ループバック手段を活性化させるループバック活性
    化手段と、 を含み、 前記高速インタフェース部は、内部回路及び他の入出力
    部よりも高速に動作する半導体集積回路のＬＳＩ試験装
    置による検査方法であって、 前記半導体集積回路の前記高速インタフェース部の検査
    を、前記データ入力手段の出力を前記ループバック手段
    を介して前記データ出力手段にループバックさせること
    により、互いに独立に且つ逐次的に行ない、前記半導体
    集積回路の全端子数よりも少ないピン数のＬＳＩ試験装
    置を用いて、前記半導体集積回路の前記高速インタフェ
    ース部の試験を可能としたことを特徴とする半導体集積
    回路の検査方法。
  3. 【請求項３】前記ＬＳＩ試験装置が、前記高速インタフ
    ェース部の複数組のうちの一部のみが要求するタイミン
    グ精度及びピン数を有することを特徴とする請求項２記
    載の半導体集積回路の検査方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3003587B2 (ja) * 1996-08-02 2000-01-31 日本電気株式会社 個別テストプログラム作成方式
JPH1073643A (ja) * 1996-09-02 1998-03-17 Mitsubishi Electric Corp 半導体装置試験治具
JPH10170603A (ja) * 1996-12-13 1998-06-26 Ando Electric Co Ltd Ｉｃテスタのキャリブレーション方法
JP2950370B2 (ja) 1997-03-27 1999-09-20 日本電気株式会社 Ｐｌｌジッタ測定方法及び集積回路
US5951705A (en) * 1997-10-31 1999-09-14 Credence Systems Corporation Integrated circuit tester having pattern generator controlled data bus
JP2000162284A (ja) * 1998-12-01 2000-06-16 Mitsubishi Electric Corp 半導体集積回路
US6629274B1 (en) * 1999-12-21 2003-09-30 Intel Corporation Method and apparatus to structurally detect random defects that impact AC I/O timings in an input/output buffer
US6331770B1 (en) * 2000-04-12 2001-12-18 Advantest Corp. Application specific event based semiconductor test system
US7096303B1 (en) * 2000-06-05 2006-08-22 Ati International Srl Method and apparatus for configuring an integrated bus
DE10037988B4 (de) * 2000-08-03 2005-03-17 Infineon Technologies Ag Vorrichtung und Verfahren zum Testen von Halbleiterspeichern
KR100408395B1 (ko) * 2001-01-26 2003-12-06 삼성전자주식회사 다 핀의 반도체 장치를 효율적으로 테스트할 수 있는반도체 테스트 시스템 및 테스트 방법
DE10109487B4 (de) * 2001-02-28 2008-08-21 Qimonda Ag Emulationsfähiger integrierter elektronischer Baustein
DE10129771A1 (de) * 2001-06-20 2003-01-23 Infineon Technologies Ag Testanordnung zum parallelen Funktionstest von Halbleiterspeicherbausteinen und Testverfahren
US7007212B2 (en) * 2002-03-14 2006-02-28 Matsushita Electric Industrial Co., Ltd. Transmission device, reception device, test circuit, and test method
US7418639B2 (en) * 2002-07-22 2008-08-26 Intel Corporation Test interface, system, and method for testing communications devices with non-deterministic latency
JP4257830B2 (ja) 2003-03-11 2009-04-22 パナソニック株式会社 データ送受信装置
US20040193986A1 (en) * 2003-03-31 2004-09-30 Canagasaby Karthisha S. On-die pattern generator for high speed serial interconnect built-in self test
US7139957B2 (en) * 2003-06-30 2006-11-21 Intel Corporation Automatic self test of an integrated circuit component via AC I/O loopback
US7656543B2 (en) * 2004-11-12 2010-02-02 Hewlett-Packard Development Company, L.P. Albuming images
US20060182149A1 (en) * 2005-02-12 2006-08-17 Ramsdale Timothy J Method and system for mobile multimedia processor supporting rate adaptation and mode selection
KR100780941B1 (ko) 2005-08-24 2007-12-03 삼성전자주식회사 잡음주입이 가능한 고속 테스트데이터 발생기 및 이를사용하는 자동 테스트 시스템
KR100721581B1 (ko) * 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
JP4854456B2 (ja) 2006-10-04 2012-01-18 富士通セミコンダクター株式会社 半導体集積回路及び試験方法
JP2008210487A (ja) * 2007-02-28 2008-09-11 Fujitsu Ltd Ｄｄｒ−ｓｄｒａｍインターフェース回路、その試験方法、およびその試験システム
JP5186485B2 (ja) * 2007-03-29 2013-04-17 株式会社アドバンテスト 試験装置
US7576550B2 (en) * 2007-03-30 2009-08-18 Qualitau, Inc. Automatic multiplexing system for automated wafer testing
US7836372B2 (en) 2007-06-08 2010-11-16 Apple Inc. Memory controller with loopback test interface
KR100878315B1 (ko) * 2007-08-14 2009-01-14 주식회사 하이닉스반도체 반도체 집적회로
JPWO2012127692A1 (ja) * 2011-03-24 2014-07-24 富士通株式会社 情報処理装置、送信装置、および情報処理装置の制御方法
JP5996177B2 (ja) 2011-10-21 2016-09-21 ルネサスエレクトロニクス株式会社 デバッグシステム、電子制御装置、情報処理装置、半導体パッケージおよびトランシーバ回路
JPWO2015198367A1 (ja) * 2014-06-25 2017-04-20 富士通株式会社 集積回路のテスト回路、情報処理装置および集積回路のテスト方法
KR102264159B1 (ko) * 2017-06-08 2021-06-11 삼성전자주식회사 외부 루프백 테스트를 수행하는 직렬 통신 인터페이스 회로 및 이를 포함하는 전자 장치
WO2020042879A1 (en) * 2018-08-28 2020-03-05 Changxin Memory Technologies, Inc. Data compression circuit, memory device and ic test device and method
EP4142222A1 (en) * 2020-04-30 2023-03-01 KONE Corporation Determination of a sequence of bus nodes in a multi-drop communication bus

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0725723Y2 (ja) * 1987-03-31 1995-06-07 日本電気株式会社 試験回路内蔵型ｌｓｉ
JPS63291134A (ja) * 1987-05-22 1988-11-29 Toshiba Corp 論理集積回路
JPH01175436A (ja) * 1987-12-28 1989-07-11 Moscow Aviation Inst Im Selgo Ord データフォーマットコンバータおよびかかるコンバータ群を用い装置をチェックおよび試験するための自動システム
JPH01228322A (ja) * 1988-03-09 1989-09-12 Nec Corp ゲートアレイ
JPH01259274A (ja) * 1988-04-08 1989-10-16 Fujitsu Ltd 集積回路の試験方式
JPH026772A (ja) * 1988-06-24 1990-01-10 Nec Corp 集積回路
JPH0251244A (ja) * 1988-08-15 1990-02-21 Tokyo Electron Ltd Ｉｃのテスト方法
JPH0278980A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体集積回路、塔載基板および検査方法
JPH0770573B2 (ja) * 1989-07-11 1995-07-31 富士通株式会社 半導体集積回路装置
US5132614A (en) * 1989-08-03 1992-07-21 Kabushiki Kaisha Toshiba Semiconductor device and method and apparatus for testing the same
JP2958992B2 (ja) * 1989-10-31 1999-10-06 日本電気株式会社 半導体集積回路
JPH03267775A (ja) * 1990-03-19 1991-11-28 Fujitsu Ltd 集積回路におけるループ試験方式
JPH03285436A (ja) * 1990-03-30 1991-12-16 Sharp Corp 非同期回路のテスト装置
JPH0812228B2 (ja) * 1990-08-13 1996-02-07 工業技術院長 大規模集積回路故障検出回路
JPH04220576A (ja) * 1990-12-20 1992-08-11 Fujitsu Ltd 集積回路の試験方式
EP0503926B1 (en) * 1991-03-13 1997-06-25 NCR International, Inc. Bidirectional boundary-scan circuit
JPH0526981A (ja) * 1991-07-16 1993-02-05 Nec Corp 半導体集積回路のテスト用回路
JPH05243361A (ja) * 1992-02-27 1993-09-21 Fujitsu Ltd 試験容易化回路
US5465257A (en) * 1992-03-03 1995-11-07 Nec Corporation Test signal output circuit in LSI
JPH05256910A (ja) * 1992-03-13 1993-10-08 Nec Ic Microcomput Syst Ltd 試験回路
JPH05264667A (ja) * 1992-03-18 1993-10-12 Oki Electric Ind Co Ltd テスト回路
US5341380A (en) * 1992-03-19 1994-08-23 Nec Corporation Large-scale integrated circuit device
US5404056A (en) * 1992-04-28 1995-04-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device with independently operable output buffers
JPH0611547A (ja) * 1992-06-26 1994-01-21 Mitsubishi Electric Corp 半導体集積回路
US5331571A (en) * 1992-07-22 1994-07-19 Nec Electronics, Inc. Testing and emulation of integrated circuits
JPH06160494A (ja) * 1993-09-10 1994-06-07 Toshiba Corp 半導体集積回路用許容入力電圧検査方法

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DE69506337T2 (de) 1999-04-29
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