JP4121948B2 - 集積回路及び当該集積回路をテストするための方法 - Google Patents
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Description
【発明の属する技術分野】
自身の動作モードをセットするための制御信号を受信するための第一の入力部を有する複数のユニットを有し、前記ユニットは、ファンクショナルモードと、スキャンインモードと、スキャンアウトモードとを有し、前記ファンクショナルモードにおいて、論理動作が一つ又はそれより多くの第二の入力部において受信される信号で行われ、当該論理動作の結果が内部ノードを介して出力部にもたらされ、前記スキャンインモードにおいて、スキャン入力部における値が前記内部ノードに記憶され、前記スキャンアウトモードにおいて、前記内部ノードにおける前記値が前記出力部にもたらされる集積回路である。
【0002】
非同期回路は、同期回路以上に多大な利点をもたらす。当該利点として、設計自由度、クロックスキューの不存在、より低い消費電力に対する可能性、及びワースト条件ではなくて平均の速度レートにおける性能が挙げられる。当該回路において行われるべき前記論理動作は、論理積(AND)及び論理和(OR)のような組み合わせ動作であってもよいが、そうでなければ、順序動作、例えばラッチであってもよい。
【0003】
しかしながら、非同期回路は、同期回路よりもテストするのが難しい。
【0004】
【従来の技術】
非同期回路をテストするための方法は、O.Petlin及びS.Furberの「テスタビィティのためのC素子の設計(Designing C−elements for Testability)」(テクニカルレポート(Technical Report)UMCS−95−10−2)に記載されている。21頁における図10は、トランジスタの直列接続形態で構成されている対称な態様のC素子を示している。C素子は擬似スタティック(pseudo−static)、すなわち内部ノードncを形成する自身の出力部が反転バッファのための入力部をもたらし、それのファンクショナル出力部cは反転フィードバックバッファを介して内部ノードncに弱結合し戻されている。擬似スタティックC素子03は、スキャンテスト可能なユニットの一部であり、図1に概略的に示されている。そのため、C素子03は、信号Tによって、ディスエーブルされた状態とイネーブルされた状態との間で制御可能である。内部ノードncとファンクショナル出力部cとの間の反転バッファ014は、信号Clkバーによって、イネーブルされた状態とディスエーブルされた状態との間で制御可能である。また、内部ノードncは、トライステート反転バッファ09を介してテスト出力部Soutに結合されている。後者のインバータも、信号Clkバーによってイネーブル/ディスエーブルされる。更に、テスト入力部08は、トライステート反転バッファ07を介してファンクショナル出力部cに結合されている。当該反転バッファ07は、テスト信号Clkによって制御可能である。ユニット01は、ファンクショナルモード、又は、前記回路がC素子03の仕様に従って動作するノーマル動作モードを有している。当該モードにおいて、信号TとClkとは、それぞれ値0と0とを有している。それからC素子03はイネーブルされる。また、前記出力信号をファンクショナル出力部c及びテスト出力部Soutにもたらすトライステート反転バッファ014及び09がその後イネーブルされる。前記テスト入力部を出力部cに結合しているトライステート反転バッファ07がノーマルモードにおいてディスエーブルされる。スキャンインモードにおいて、信号TとClkとはそれぞれ値1と1とを有しており、入力部08におけるテスト値がファンクショナル出力部cにロードされると共に、反転フィードバックバッファ015を介して反転形態で内部ノードncにロードされる。スキャンアウトモードにおいて、Tの値は1に保たれ、Clkの値は0にセットされる。この場合、テスト出力部010における反転バッファ09はイネーブルされるので、前記テスト値がテスト出力部010において活性化されると共に、テストチェーンの一部を形成する次段の回路にロードされ得る。
【0005】
前記チェーンにおけるユニットのC素子03がテストされなければならない場合、前段の回路のファンクショナル出力部におけるテスト値は、信号Clkを0にセットすることによってイネーブルされなければならない。同時に、C素子03は信号Tを0にセットすることによってイネーブルされなければならない。しかしながらこのことは、前記ユニットにファンクショナルに結合されている素子が独立にテストされ得ないという不利点を有している。
【0006】
【発明が解決しようとする課題】
このことは、チェーンを形成するように互いに結合されている四つのユニット、C1、C2、C3、及びC4を有する集積回路を示している図2によって明らかとなる。それ以外に、C素子はファンクショナルにも結合されている。前記ファンクショナル結合は、論理回路Dを有していてもよい。図2に示されている例において、第一のユニットC1のファンクショナル出力部cは前記チェーンにおける第三のユニットC3の入力部bにファンクショナルに結合されており、第二のユニットC2のファンクショナル出力部cは第三のユニットC3の入力部aにファンクショナルに結合されている。ファンクショナルモードにおいて、ユニットC1乃至C4及び論理回路Dは、非同期に動作している。この場合、論理ユニットC1乃至C4が、図1に関連した上記の前記回路によって構成されており、制御信号cntrl1及びcntrl2が信号T及びClkであると見なされる場合、前記テストプロシージャは以下のようになる。まず、信号Tを1にセットすると共に信号Clkを値0と値1との間で交互に切り替えることによって、テストベクトルが前記チェーンC1乃至C4にロードされる。前記テストベクトルに対するCファンクション(C−function)を評価するために、Tの値が0にセットされ、Clkの値は0にセットされる。この場合、例えば入力部a及びbに対する素子C3の応答が演算される。前記応答は、ここでもファンクショナル出力部011における特定のディレイの後、内部ノードncにおいて活性化されるであろう。そのとき、前記応答はノードcにロードされているテストベクトルの値を上書きする。このことが発生することを防止するために、C素子03に対するトライステート手段05は、前記ユニットが前記評価モードになった後、短い期間ディスエーブルされていなければならない。これには正確なタイミングが必要となり、実現困難となっている。
【0007】
【課題を解決するための手段】
本発明の目的は、前記スキャンチェーンの前記ユニットが非常に簡単な構成をとると共に確実にテストされ得る、冒頭の段落の集積回路を提供することにある。当該目的によれば、本発明の集積回路は、前記入力信号での前記論理動作の結果が前記内部ノードに記憶されると共に、前記ユニットの前記出力部がディスエーブルされる評価モードを更に有していることを特徴とする。本発明による前記集積回路における前記評価モードにより、前記ユニットにロードされる前記スキャン値を上書きすることなく、前記ユニットの論理素子の応答を評価することが可能となる。好ましくは、前記評価の結果は、ダイナミックに記憶されるので、前記スキャンチェーンの前記ユニットが簡単な構成となり得る。
【0008】
本発明による前記集積回路の実施例は、前記ユニットが、第二の入力部において受信される信号で論理動作を行うための論理回路を有し、第一の制御信号に依存している前記内部ノードに前記論理回路の出力部を結合させるための第一のトライステート手段と、第二の制御信号に依存している前記内部ノードに前記スキャン入力部を結合させるための第二のトライステート手段と、第三の制御信号に依存している前記出力部に前記内部ノードを結合させるための第三のトライステート手段とを有していることを特徴とする。前記トライステート手段により、異なるノード間の簡単なスイッチングが可能となる。前記トライステート手段は、異なる態様、例えば反転バッファ又は伝達若しくはパスゲート(pass gate)によって構成されてもよい。
【0009】
【発明の実施の形態】
本発明の当該及び他の態様は、図面に関連してより詳細に記載されている。
【0010】
図3は、本発明による集積回路のユニット1を示している。ユニット1は、自身の動作モードをセットするための制御信号n、s、及びtをそれぞれ受信するための第一の入力部2a、2b、及び2cを有している。ユニット1は更に、第二の入力部4a及び4bにおいて受信される信号a及びbで論理動作を行うための論理回路3を有している。前記ユニットは、第一の制御信号nに依存している内部ノード6に論理回路3の出力部を結合させるための第一のトライステート手段5を有している。論理回路3及びトライステート手段5は、第一のトライステートバッファリング手段としての役割を果たす。前記ユニットは、第二の制御信号sに依存している内部ノード6にスキャン入力部8を結合させるための第二のトライステートバッファリング手段7と、第三の制御信号tに依存している、ユニット1の出力部10に内部ノード6を結合させるための第三のトライステートバッファリング手段9とを有している。出力部10は、スキャンアウト信号Soutをもたらすためにスキャン出力部として機能する。示されている実施例において、出力部10は、ファンクショナル出力信号cをもたらすために更なる出力部11に直接結合されている。
【0011】
ユニット1は、制御信号n、s、及びtが、それぞれ値1、0、及び1にセットされると、ファンクショナルモードになる。前記ファンクショナルモードにおいて、トライステートバッファリング手段5及び9がイネーブルされる。この結果、論理回路3によって、入力部において受信される信号a及びbで論理動作が行われる。図3の実施例において、内部ノード6に対して活性化されている論理回路3の出力値がトライステートバッファリング手段9を介して前記論理回路の他の入力部4cにフィードバックされるので、論理回路3はトライステートバッファリング手段5と9との組み合わせでシーケンシャルな素子として機能する。これにより、前記ファンクショナルモードにおいてスタティックな記憶が可能となる。
【0012】
本発明によるユニット1のチェーンを有する集積回路において、代わりに前記チェーンをスキャンインモード及びスキャンアウトモードにセットすることによって、テストベクトルが前記チェーンにロードされ得る。スキャンインモードとスキャンアウトモードとの両方において、論理回路3を内部ノード6に結合させるための第一のトライステートバッファ手段5はディスエーブルされる。スキャンインモードにおいて、第二のトライステートバッファ手段7はイネーブルされ、第三のトライステートバッファ手段9はディスエーブルされるので、スキャン入力部8における値は、内部ノード6にダイナミックに記憶される。スキャンアウトモードにおいて、第三のトライステートバッファ手段9はイネーブルされる一方、第二のトライステートバッファ手段7はディスエーブルされる。当該モードにおいて、内部ノード6における値は、出力部10に供給され、そこでダイナミックに記憶される。スキャンインモードとスキャンアウトモードとの間で交互にスイッチングすることによって、テストベクトルが前記スキャンチェーンにロードされるか、又は前記スキャンチェーンにロードされる応答が前記スキャンチェーンから読み出され得る。
【0013】
本発明による集積回路は、更に評価モードを有している。前記評価モードにおいて、第一のトライステートバッファ手段5のみがイネーブルされ、第二及び第三のトライステートバッファ手段7及び9はディスエーブルされる。前記評価モードにおいて、入力信号a及びbでの前記論理動作の結果が、内部ノード6にダイナミックに記憶される。前記評価の結果は、Soutの現時点の状態にも依存しており、出力部10から入力部4cへの前記フィードバック部のテスティングが可能となる。トライステートバッファ手段5、7、及び9により、信号伝送は一方向態様、すなわち入力部8から内部ノード6への方向、及び内部ノード6から出力部10への方向でのみなされ、他の態様でなされ得ないことが実現される。論理回路3は通常バッファとして機能する。
【0014】
トライステートバッファ手段5、7、及び9は、様々な態様で実現され得る。
【0015】
図4は、前記トライステートバッファ手段がトライステート反転バッファである実施例を示している。図4において、図3に対応する素子は、20だけ高い参照番号を有している。前記ユニットは、六つの制御信号n、nバー、s、sバー、t、及びtバーによって制御される。第一のトライステートバッファ手段は、論理回路23を正のレール(rail)に結合する第一のスイッチング可能な半導体素子25aと、論理回路23を負のレールに結合する第二のスイッチング可能な半導体素子25bとを有している。制御信号nが値1を有し、制御信号nバーが値0を有する場合、第一のトライステートバッファ手段25a及び25bはイネーブルされる。制御信号nが値0を有し、制御信号nバーが値1を有する場合、第一のトライステートバッファ手段25a及び25bはディスエーブルされる。第二のトライステートバッファ手段は、直列に接続されている第三、第四、第五、及び第六のスイッチング可能な半導体素子27a、27b、27c、及び27dによって実現される。制御信号s及びsバーがそれぞれ値1及び0を有する場合、当該トライステートバッファ手段27a乃至27dはイネーブルされる。前記イネーブルされた状態において、トライステートバッファ手段27a乃至27dは、反転バッファとして動作する。制御信号s及びsバーがそれぞれ値0及び1を有する場合、当該トライステートバッファ手段27a乃至27dはディスエーブルされる。第三のトライステートバッファ手段29a乃至29dの構成は、第二のトライステートバッファ手段の構成と同様である。第三のトライステートバッファ手段29a乃至29dは、値1及び0をそれぞれ有する制御信号t及びtバーによってイネーブルされ、値0及び1をそれぞれ有する制御信号t及びtバーによってディスエーブルされる。
【0016】
他の実施例において、前記トライステートバッファ手段は、伝達ゲート(transmission gate)とバッファリング素子との組み合わせによって実現されてもよい。図5は、本発明による集積回路におけるユニット41を示している。その中で、論理回路45は、伝達ゲート43との組み合わせで、第一のトライステートバッファ手段としての役割を果たしている。第二のトライステートバッファ手段は、反転バッファ47aと伝達ゲート47との組み合わせによって形成される。第三のトライステートバッファ手段は、反転バッファ49aと伝達ゲート49との組み合わせによって形成される。図5において、図3に対応する部分は、40だけ高い参照番号を有している。
【0017】
CMOSにおける論理段は反転されている。CMOSは現在何れの極性が選択されてもよい技術であるため、図3、4、及び5の好ましい実施例は、符号で示されているように反転段を含んでいる。そもそも非反転段を使用することも可能である。トライステート素子としてのパスゲート67a及び69aの使用との組み合わせによる、当該非反転段使用の場合の構成が図6に示されている。その中で、図3に対応する素子は60だけ高い参照番号を有している。また、異なる種類の複数のトライステートバッファ手段が、一つのユニット内に使用されてもよい。
【0018】
図4に示されている実施例において、ユニット21は、六つの制御信号n、nバー、s、sバー、t、及びtバーによって制御されるが、代わりに三つの制御信号n、s、及びtによって制御されることが可能であり、制御信号nバー、sバー、及びtバーは、ユニット21において制御信号n、s、及びtを反転することによってもたらされる。これにより、前記ユニットへの接続数が低減される。
【0019】
図14は、本発明の前記集積回路をテストするための方法を概略的に示している。当該方法によれば、前記集積回路は、スキャンインモードS1にセットされ、その後スキャンアウトモードS2にセットされる。当該ステップは、複数回繰り返されるので、テストベクトルは、本発明によるユニット1によって形成される前記チェーンにロードされ得る。ステップの当該繰り返しの場合、前記テストベクトルの素子は、その後ユニット1の内部ノード6、前記ユニットの出力部10及び次段のユニットの入力部8によって形成されるノード、並びに次段のユニット6の内部ノード6等にロードされる。次に、前記集積回路は、評価モードS3にセットされ、ユニット1の前記チェーンにロードされる前記テストベクトルに対する応答が評価される。当該評価モードの後、前記テストベクトルに対する応答は、ここでもスキャンインモードS1とスキャンアウトモードS2との間で繰り返し交互に切り替えることによって、ユニット1の前記チェーンから取り込まれ得る。スキャンインモード、スキャンアウトモード、及び評価モードとは別に、本発明による前記集積回路は、自身のファンクショナルモードS4を有している。当該四つのモードは、二つの制御信号、すなわちクロック信号Clk及びモード信号Mによって、次のテーブルに示されているように符号化され得る。
【0020】
【表1】
【0021】
場合によっては、スキャンインモードS1が、スキャンアウトモードS2によってすぐに後続される場合、及びその逆の場合、前記テストベクトル又はそれに対する応答の情報は失われることが起きてもよい。本発明による方法の好ましい実施例は、アイドルモード(idle mode)S5を更に有する、本発明による集積回路に適用される。当該モードにおいて、第一のトライステートバッファ手段5、第二のトライステートバッファ手段7、及び第三のトライステートバッファ手段9は、それぞれディスエーブル(すなわちそれぞれのトライステートモード)される。本発明の前記実施例において、前記集積回路をスキャンインモードS1、スキャンアウトモードS2、又は評価モードS3にセットする各々のステップは、前記集積回路をアイドルモードS5にセットすることによって先行されている。これについては、図15において概略的に示されている。次のテーブルは、前記ファンクショナルモードを含む、当該モードのそれぞれに対して必要とされる制御信号n、s、及びtを示している。
【0022】
【表2】
【0023】
三つの制御信号は、本発明の前記集積回路のユニットにおいて、前記三つのトライステートゲートを制御する必要があるが、ピン数を少なく保つと共にチップ面積を節減するように可能な限り少ない制御ラインによって異なる状態をセットすることは好ましい。この目的のために、前記集積回路は、好ましくは、第一のClk及び第二の入力制御信号Mを第一の制御信号n、第二の制御信号s、及び第三の制御信号tに復号化するためのデコーダ論理部によって特徴付けられる。当該デコーダ論理部は、例えば前記入力制御信号用の入力ピンの近くに一旦もたらされ得るが、代わりに前記集積回路の各ユニットにももたらされ得る。そうでなければ、前記集積回路は、各々が当該デコーダを有するユニットのグループを有し得る。当該デコーダ論理部の好ましい実施例は、図7Aに示されている。
【0024】
その中に示されている前記デコーダ論理部は、第一及び第二の二相回路32及び33を含む第一の段37Aを有している。第一の二相回路32は、入力制御信号Clkを第一及び第二の出力クロック信号c0及びc1に変換する。前記二相回路は、それ自体知られているように、図7Bにおいてより詳細に示されている。第一の二相回路32は、出力クロック信号c0及び反転出力クロック信号c1を生成し、前記クロック信号のうちの一方は交互に第一の論理値を有し、前記クロック信号は共に、前記クロック信号のうちの一方が第一の論理値を有する状態から前記クロック信号のうちの他方が第一の論理値を有する状態へのそれぞれの交互の切り替えの間で第二の逆論理値を有している。
【0025】
第二の二相回路33は、第一の二相回路と同様の態様で、入力制御信号Mを出力モード信号m0及び反転出力モード信号m1に変換する。第二の段37Bにおいて、前記制御信号s、n、及びtは、信号c0、c1、m0、及びm1から演算される。
【0026】
制御信号nは、出力モード信号m0と等しい。
【0027】
制御信号s及びtは、論理積ゲート34、35、及び36、並びに論理和ゲート37によって、次のように演算される。
s=c0 AND m1
t=(c1 AND m1) OR (c0 AND m0)
【0028】
【表3】
【0029】
上記テーブルにおいて、0<>1によって示されているように、0から1、又は1から0への信号Clkの遷移後の期間インタバルの間、前記二相回路の両方の出力信号は、論理的に0となっていることがわかる。このことは、前記制御信号n、s、及びtの各々が論理的に0となっているので、前記集積回路は、スキャンイン状態とスキャンアウト状態との間の中間の状態として常にアイドル状態を有していることを暗に示している。同様に、前記集積回路は、前記スキャンアウト状態から前記評価状態に遷移するとき、前記アイドル状態になっていることが分かる。しかしながら、これを実現するために二つの制御信号しか必要とされない。
【0030】
図8乃至13は、本発明による集積回路におけるユニットのいくつかの例を示している。例によれば、第一、第二、及び第三のトライステートバッファ手段は、反転トライステートバッファとして構成され、バー(−)及び反転記号(O)によって概略的に示されている。
【0031】
図8に示されている例において、図3に対応する部分は、100だけ高い参照番号を有している。当該実施例における論理回路103は、論理積ゲートである。
【0032】
図9に示されている例において、図3に対応する部分は、200だけ高い参照番号を有している。当該実施例における論理回路203は、単一の入力部204aにしか依存しない出力部を有している。示されている実施例において、当該出力部はコネクション203であるが、そうでなければ、インバータ又はディレイ素子となり得る。
【0033】
図3、4、及び6は、二つの論理段、すなわち3及び9から構成されるリングが、スキャンチェーンで実現され得る態様を示している。当該態様は、二つより多い段から構成されるリングに対しても可能であり、奇数の段から構成されるリングに対してさえ可能である。例えば、三つの論理段から構成されるリングオッシレータが、出力部211cと入力部204aとの間にインバータを挿入することによって、図9から構成され得る。
【0034】
図10に示されている例において、図3に対応する部分は、300だけ高い参照番号を有している。その中の論理回路303’は、多重化ユニット(multiplexing unit)である。多重化ユニット303’は、第二の入力信号として入力部304b及び304cを有していると共に、信号入力部304bと304cとの間で選択するための選択入力部304aを有している。多重化ユニット303’の信号入力部304cは、フィードバック部303”を介して、前記多重化ユニットの出力部に結合されている。多重化ユニット303’とフィードバック部303”とが共にラッチを形成する。フィードバック部303”を含む、本発明の回路によるユニット301における当該構成により、ラッチ303’及び303”が容易にテストされ得る。
【0035】
図11及び図12に示されている例において、図3に対応する部分は、400及び500だけ高い参照番号をそれぞれ有している。図11及び図12は共に、論理素子403’及び404’が、第三のトライステートバッファ手段409及び509と、前記トライステート手段の出力部410及び510から論理回路403’及び503’の入力部404c及び504cのうちの一つへのフィードバック部403”と503”との組み合わせで、非対称な態様のC素子となっている例を示している。また、本発明の回路によるユニット401及び501のそれぞれにおける構成により、非対称な態様のC素子403’+409+403”及び503’+509+503”が容易にテストされ得る。
【0036】
図13に示されている例において、図3に対応する部分は、600だけ高い参照番号を有している。図13は、論理素子603’が、第三のトライステートバッファ手段609と、前記トライステート手段609の出力部610から論理回路603’の入力部604cへのフィードバック部603”との組み合わせで、対称な態様のC素子となっている例を示している。本発明の回路によるユニット601における構成により、対称な態様のC素子603’+603”が容易にテストされ得る。
【0037】
図16に示されている例において、図3に対応する部分は、700だけ高い参照番号を有している。その中に示されているユニットにおいて、内部ノード706は、バッファ711及びコネクション712を有するパスを介して論理回路703の入力部704cに結合されている。当該パスは、内部ノード706から出力部710へのパスから分離されている。当該実施例は、内部ノード706のフィードバック部が出力部710から十分に切り離されているという利点を有している。これにより、スタンダードセルとして好ましいものとなる。
【図面の簡単な説明】
【図1】 従来技術において記載されている、スキャン可能なユニットを示している。
【図2】 複数のユニットを有する集積回路を示している。
【図3】 本発明による集積回路を示している。
【図4】 図3に示されているユニットの第一の構成を示している。
【図5】 図3のユニットの第三の構成を示している。
【図6】 図3のユニットの第四の構成を示している。
【図7A】 図3によるユニットの第二の構成のための復号化ユニットを示している。
【図7B】 図7Aの復号化ユニットの詳細を示している。
【図8】 図3のユニットにおける論理回路の第一の例を示している。
【図9】 図3のユニットにおける論理回路の第二の例を示している。
【図10】 図3のユニットにおける論理回路の第三の例を示している。
【図11】 図3のユニットにおける論理回路の第四の例を示している。
【図12】 図3のユニットにおける論理回路の第五の例を示している。
【図13】 図3のユニットにおける論理回路の第六の例を示している。
【図14】 本発明による第一の方法を示している。
【図15】 本発明による第二の方法を示している。
【図16】 本発明による一体型ユニットの更なる例を示している。
Claims (12)
- 自身の動作モードをセットするための制御信号を受信するための第一の入力部を有する複数のユニットを有する集積回路であって、前記ユニットは、ファンクショナルモードと、スキャンインモードと、スキャンアウトモードとを有し、
前記ファンクショナルモードにおいて、論理動作が、一つ又はそれより多くの第二の入力部において受信される信号で行われ、当該論理動作の結果が内部ノードを介して出力部にもたらされ、
前記スキャンインモードにおいて、スキャン入力部における値が前記内部ノードに記憶され、
前記スキャンアウトモードにおいて、前記内部ノードにおける前記値が前記出力部にもたらされる
集積回路において、前記集積回路は、前記一つ又はそれより多くの第二の入力部において受信される信号での前記論理動作の結果が、前記内部ノードに記憶されると共に、前記ユニットの前記出力部がディスエーブルされる評価モードを更に有し、前記ユニットが、前記第二の入力部において受信される前記信号で論理動作を行うための論理回路を有し、前記論理回路が、第一の制御信号に依存して前記内部ノードに前記論理回路の出力部を結合させるための第一のバッファリングトライステートバッファ手段と、第二の制御信号に依存して前記内部ノードに前記スキャン入力部を結合させるための第二のバッファリングトライステート手段と、第三の制御信号に依存して前記出力部に前記内部ノードを結合させるための第三のバッファリングトライステート手段とを含み、前記第三のバッファリングトライステート手段の出力部が前記論理回路の入力部に結合されることを特徴とする集積回路。 - 第一及び第二の入力制御信号を前記第一の制御信号、前記第二の制御信号、及び前記第三の制御信号に復号化するためのデコーダ論理部によって特徴付けられる請求項1に記載の集積回路。
- 前記デコーダ論理部が、第一及び第二の二相回路を含む第一の段を有し、前記第一の二相回路は前記第一の入力制御信号を出力クロック信号及び反転出力クロック信号に変換し、前記クロック信号のうちの一方は交互に第一の論理値を有し、前記クロック信号は共に、前記クロック信号のうちの一方が前記第一の論理値を有する状態から前記クロック信号のうちの他方が前記第一の論理値を有する状態への各々の遷移の間に第二の逆論理値を有し、前記第二の二相回路は前記第二の入力制御信号を出力モード信号及び反転出力モード信号に変換し、前記クロック信号は共に、前記クロック信号のうちの一方が前記第一の論理値を有する状態から前記クロック信号のうちの他方が前記第一の論理値を有する状態への各々の遷移の間に第二の逆論理値を有し、前記デコーダ論理部は前記第一の制御信号、前記第二の制御信号、及び前記第三の制御信号が前記出力クロック信号、前記反転出力クロック信号、前記出力モード信号、及び前記反転出力モード信号から演算される第二の段を更に有することを特徴とする請求項2に記載の集積回路。
- 前記論理回路が、信号入力にしか依存しない出力部を有することを特徴とする請求項1に記載の集積回路。
- 前記論理回路が論理積ゲートであることを特徴とする請求項1に記載の集積回路。
- 前記論理回路が、前記第三のバッファリングトライステート手段と、前記第三のバッファリングトライステート手段の出力部を前記論理回路の入力部に結合するフィードバック部との組み合わせで、ラッチを形成することを特徴とする請求項1に記載の集積回路。
- 前記論理回路が、前記第三のバッファリングトライステート手段と、前記第三のバッファリングトライステート手段の出力部を前記論理回路の入力部に結合するフィードバック部との組み合わせで、非対称な態様のC素子を形成することを特徴とする請求項1に記載の集積回路。
- 前記論理回路が、前記第三のバッファリングトライステート手段と、前記第三のバッファリングトライステート手段の出力部を前記論理回路の入力部に結合するフィードバック部との組み合わせで、対称な態様のC素子を形成することを特徴とする請求項1に記載の集積回路。
- 前記第一のバッファリングトライステート手段、前記第二のバッファリングトライステート手段、及び前記第三のバッファリングトライステート手段が各々ディスエーブルされるアイドルモードによって特徴付けられる請求項1乃至8の何れか一項に記載の集積回路。
- 前記内部ノードが、前記内部ノードから前記出力部へのパスから分離されているパスを介して前記論理回路の入力部に結合されることを特徴とする請求項1に記載の集積回路。
- 請求項1乃至10の何れか一項に記載の集積回路をテストするための方法において、
a.前記集積回路をスキャンインモードにセットするステップと、
b.前記集積回路をスキャンアウトモードにセットするステップと、
c.ステップaからbまでを複数回繰り返すステップと、
d.前記集積回路を評価モードにセットするステップと、
e.ステップaからbまでを複数回繰り返すステップと
有することを特徴とする方法。 - 請求項9に記載の集積回路をテストするための方法において、前記方法は、
a.前記集積回路をスキャンインモードにセットするステップと、
b.前記集積回路をスキャンアウトモードにセットするステップと、
c.ステップaからbまでを複数回繰り返すステップと、
d.前記集積回路を評価モードにセットするステップと、
e.ステップaからbまでを複数回繰り返すステップと
を有し、前記集積回路をスキャンインモード、スキャンアウトモード、又は評価モードにセットする各々の前記ステップが、前記集積回路を前記アイドルモードにセットするステップによって先行されることを特徴とする方法。
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