JPH06118138A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH06118138A JPH06118138A JP4270054A JP27005492A JPH06118138A JP H06118138 A JPH06118138 A JP H06118138A JP 4270054 A JP4270054 A JP 4270054A JP 27005492 A JP27005492 A JP 27005492A JP H06118138 A JPH06118138 A JP H06118138A
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- JP
- Japan
- Prior art keywords
- data
- terminal
- scan
- input terminal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】ＬＳＳＤ（Ｌｅｖｅｌ−Ｓｅｎｓｉｔｉｖｅ
Ｓｃａｎ Ｄｅｓｉｇｎ）方式用のスキャンラッチにお
いて、通常動作時のクロックとシフト用クロックとで同
じものを用いることによりクロックのスキューを減ら
す。 【構成】通常動作時データを入力するためとスキャン動
作時組み合わせ回路からのデータを入力するための入力
端子Ｄ、データをラッチ内部へ書き込むための書き込み
制御端子ＳＴＢ、記憶しているデータを出力するための
データ出力端子Ｑ、通常動作とスキャン動作を切り換え
るためのスキャンモード切り換え端子ＳＣＡＮ、スキャ
ン動作時シフト動作を行わせるための制御信号端子ＳＨ
ＦＴ、スキャンデータ入力端子ＳＩ、スキャンデータ出
力端子ＳＯ、通常動作時のデータ書き込みタイミング制
御を行うためのクロック入力端子Ｇ１、クロック入力端
子Ｇ１Ｂ及びスキャンシフト動作を制御するためのクロ
ック端子Ｇ２，Ｇ２Ｂを有する。
Ｓｃａｎ Ｄｅｓｉｇｎ）方式用のスキャンラッチにお
いて、通常動作時のクロックとシフト用クロックとで同
じものを用いることによりクロックのスキューを減ら
す。 【構成】通常動作時データを入力するためとスキャン動
作時組み合わせ回路からのデータを入力するための入力
端子Ｄ、データをラッチ内部へ書き込むための書き込み
制御端子ＳＴＢ、記憶しているデータを出力するための
データ出力端子Ｑ、通常動作とスキャン動作を切り換え
るためのスキャンモード切り換え端子ＳＣＡＮ、スキャ
ン動作時シフト動作を行わせるための制御信号端子ＳＨ
ＦＴ、スキャンデータ入力端子ＳＩ、スキャンデータ出
力端子ＳＯ、通常動作時のデータ書き込みタイミング制
御を行うためのクロック入力端子Ｇ１、クロック入力端
子Ｇ１Ｂ及びスキャンシフト動作を制御するためのクロ
ック端子Ｇ２，Ｇ２Ｂを有する。
Description
【０００１】
【産業上の利用分野】本発明はテスト回路に関し、特に
レベルラッチを用いて設計した回路のテスト容易化のた
めによく使われるＬＳＳＤ（Ｌｅｖｅｌ−Ｓｅｎｓｉｔ
ｉｖｅ Ｓｃａｎ Ｄｅｓｉｇｎ）方式用スキャンラッ
チにおいてクロックスキューを減らす回路に関する。
レベルラッチを用いて設計した回路のテスト容易化のた
めによく使われるＬＳＳＤ（Ｌｅｖｅｌ−Ｓｅｎｓｉｔ
ｉｖｅ Ｓｃａｎ Ｄｅｓｉｇｎ）方式用スキャンラッ
チにおいてクロックスキューを減らす回路に関する。
【０００２】
【従来の技術】従来のＬＳＳＤ方式用スキャンラッチの
ブロック図を図４に、またその真理値表を図５に示す。
ブロック図を図４に、またその真理値表を図５に示す。
【０００３】図４において、従来のスキャンラッチ５０
は、入力信号として、モード選択信号ＳＭＣ，ラッチの
書き込みタイミングを決めている第１の信号Ｇ，第２の
信号ＳＣＫ，さらに信号ＳＩＮ，データ入力信号Ｄがあ
り、出力信号としてデータ出力Ｑ，Ｑ（反転値）のデー
タ出力がある。
は、入力信号として、モード選択信号ＳＭＣ，ラッチの
書き込みタイミングを決めている第１の信号Ｇ，第２の
信号ＳＣＫ，さらに信号ＳＩＮ，データ入力信号Ｄがあ
り、出力信号としてデータ出力Ｑ，Ｑ（反転値）のデー
タ出力がある。
【０００４】図５の真理値表に示す様に、ＳＭＣ＝１の
ときは通常モードで動作し、書き込み信号Ｇがアクティ
ブのときデータが書き込まれる。ＳＭＣ＝０のときは、
スキャンモードで動作し、信号ＳＣＫの立ち上がりフリ
ップ・フロップとして動作する。本回路では、ラッチの
書き込みタイミングを決めている信号が通常モードのと
きの信号Ｇと、スキャンモードのときの信号ＳＣＫとの
二つあり、内部で二つの信号を切り換えるためのマルチ
プレクサを有している。
ときは通常モードで動作し、書き込み信号Ｇがアクティ
ブのときデータが書き込まれる。ＳＭＣ＝０のときは、
スキャンモードで動作し、信号ＳＣＫの立ち上がりフリ
ップ・フロップとして動作する。本回路では、ラッチの
書き込みタイミングを決めている信号が通常モードのと
きの信号Ｇと、スキャンモードのときの信号ＳＣＫとの
二つあり、内部で二つの信号を切り換えるためのマルチ
プレクサを有している。
【０００５】
【発明が解決しようとする課題】前述した従来のＬＳＳ
Ｄ方式では、シフト動作を行うためのクロックと通常動
作時のクロックが異なるため、２種類のクロックを切り
換える為のマルチプレクサが必要である。このクロック
切り換え回路が存在するため、ラッチ外部のクロックと
ラッチ内部のクロックとの間でクロックスキューを生じ
てしまうという欠点を有する。
Ｄ方式では、シフト動作を行うためのクロックと通常動
作時のクロックが異なるため、２種類のクロックを切り
換える為のマルチプレクサが必要である。このクロック
切り換え回路が存在するため、ラッチ外部のクロックと
ラッチ内部のクロックとの間でクロックスキューを生じ
てしまうという欠点を有する。
【０００６】このクロックスキューの悪化は、２相のク
ロックの間隔をひろげなくてはならない結果につなが
り、最終的にはスピードの劣化につながるため、高速の
ＬＳＩを設計する上では大きな障害となる問題点となっ
てくる。
ロックの間隔をひろげなくてはならない結果につなが
り、最終的にはスピードの劣化につながるため、高速の
ＬＳＩを設計する上では大きな障害となる問題点となっ
てくる。
【０００７】本発明の目的は、前記欠点を解決し、クロ
ックスキューが生じないようにしたテスト回路を提供す
ることにある。
ックスキューが生じないようにしたテスト回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明のテスト回路の構
成は、通常動作時データを入力するためとスキャンモー
ド時組み合わせ回路からのデータを入力するためとのデ
ータ入力端子と、前記データをラッチ内部へ書き込むた
めの書き込み制御端子と、記憶している前記データを出
力するためのデータ出力端子と、通常動作とスキャン動
作とを切り換えるためのスキャンモード切り換え端子
と、前記スキャン動作時シフト動作を行わせるための制
御信号入力端子と、スキャンデータ入力端子と、スキャ
ンデータ出力端子と、前記通常動作時のデータ書き込み
タイミング制御を行うための正クロック入力端子と、負
クロック入力端子と、スキャンシフト動作を制御するた
めの正クロック入力端子と、負クロック入力端子とを備
えたことを特徴とする。
成は、通常動作時データを入力するためとスキャンモー
ド時組み合わせ回路からのデータを入力するためとのデ
ータ入力端子と、前記データをラッチ内部へ書き込むた
めの書き込み制御端子と、記憶している前記データを出
力するためのデータ出力端子と、通常動作とスキャン動
作とを切り換えるためのスキャンモード切り換え端子
と、前記スキャン動作時シフト動作を行わせるための制
御信号入力端子と、スキャンデータ入力端子と、スキャ
ンデータ出力端子と、前記通常動作時のデータ書き込み
タイミング制御を行うための正クロック入力端子と、負
クロック入力端子と、スキャンシフト動作を制御するた
めの正クロック入力端子と、負クロック入力端子とを備
えたことを特徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例のテスト回路を
示す回路図である。図１において、本第１の実施例のＬ
ＳＳＤ方式用スキャンラッチは、通常動作時データを入
力するためとスキャンモード時組み合わせ回路からのデ
ータを入力するためのデータ入力端子Ｄと、データをラ
ッチ内部へ書き込むための書き込み制御端子ＳＴＢと、
記憶しているデータを出力するためのデータ出力端子Ｑ
と、通常動作とスキャン動作を切り換えるためのスキャ
ンモード切り換え端子ＳＣＡＮと、スキャン動作時シフ
ト動作を行わせるための制御信号入力端子ＳＨＦＴと、
スキャンデータ入力端子ＳＩと、スキャンデータ出力端
子ＳＯと、通常動作時のデータ書き込みタイミング制御
を行うための正クロック入力端子Ｇ１と、負クロック入
力端子Ｇ１Ｂと、スキャンシフト動作を制御するための
正クロック入力端子Ｇ２と、負クロック入力端子Ｇ２Ｂ
と、通常動作時データを保持するためのラッチ２１と、
スキャンモード時シフト動作をさせるためのラッチ２２
と、組み合わせ回路からの入力データＤとスキャンのシ
フトレジスタからの入力ＳＩと自分自身のデータを選択
するための〔３−１〕のマルチプレクサ２３とを備えて
いる。
示す回路図である。図１において、本第１の実施例のＬ
ＳＳＤ方式用スキャンラッチは、通常動作時データを入
力するためとスキャンモード時組み合わせ回路からのデ
ータを入力するためのデータ入力端子Ｄと、データをラ
ッチ内部へ書き込むための書き込み制御端子ＳＴＢと、
記憶しているデータを出力するためのデータ出力端子Ｑ
と、通常動作とスキャン動作を切り換えるためのスキャ
ンモード切り換え端子ＳＣＡＮと、スキャン動作時シフ
ト動作を行わせるための制御信号入力端子ＳＨＦＴと、
スキャンデータ入力端子ＳＩと、スキャンデータ出力端
子ＳＯと、通常動作時のデータ書き込みタイミング制御
を行うための正クロック入力端子Ｇ１と、負クロック入
力端子Ｇ１Ｂと、スキャンシフト動作を制御するための
正クロック入力端子Ｇ２と、負クロック入力端子Ｇ２Ｂ
と、通常動作時データを保持するためのラッチ２１と、
スキャンモード時シフト動作をさせるためのラッチ２２
と、組み合わせ回路からの入力データＤとスキャンのシ
フトレジスタからの入力ＳＩと自分自身のデータを選択
するための〔３−１〕のマルチプレクサ２３とを備えて
いる。
【００１０】ここで、入力端子ＳＣＡＮ，ＳＨＦＴ，Ｓ
ＴＢとマルチプレクサ２３との間には、インバータ１〜
５と、ＮＡＮＤゲート１１，１２と、３入力ＡＮＤ・２
入力ＡＮＤ・ＮＯＲゲート１３とがある。
ＴＢとマルチプレクサ２３との間には、インバータ１〜
５と、ＮＡＮＤゲート１１，１２と、３入力ＡＮＤ・２
入力ＡＮＤ・ＮＯＲゲート１３とがある。
【００１１】マルチプレクサ２３は、クロックドインバ
ータ１４，１５，１６を有する。ラッチ２１は、インバ
ータ６，クロックドインバータ１７，１８を有する。ラ
ッチ２２は、インバータ８，クロックドインバータ１
９，２０を有する。
ータ１４，１５，１６を有する。ラッチ２１は、インバ
ータ６，クロックドインバータ１７，１８を有する。ラ
ッチ２２は、インバータ８，クロックドインバータ１
９，２０を有する。
【００１２】ラッチ２１，２２間には、インバータ７が
介され、インバータ７の出力はインバータ９を介して出
力端子Ｑにも印加される。出力端子ＳＯの信号は、イン
バータ１０が介された後に印加される。
介され、インバータ７の出力はインバータ９を介して出
力端子Ｑにも印加される。出力端子ＳＯの信号は、イン
バータ１０が介された後に印加される。
【００１３】図２（Ａ），（Ｂ）は本実施例の動作を説
明するための真理値表を示す図で、まず（Ａ）の真理値
表を用いて動作を簡単に説明する。（Ａ）の真理値表中
では、ＳＨＦＴ１，ＳＨＦＴ１Ｂ，ＳＴＢ１という信号
を用いているがこれは、次の式による。
明するための真理値表を示す図で、まず（Ａ）の真理値
表を用いて動作を簡単に説明する。（Ａ）の真理値表中
では、ＳＨＦＴ１，ＳＨＦＴ１Ｂ，ＳＴＢ１という信号
を用いているがこれは、次の式による。
【００１４】 ＳＨＦＴ１＝ＳＨＦＴ＊（Ｇ１＊Ｇ１Ｂ（反転値）） ＳＨＦＴ１Ｂ＝ＳＨＦＴ（反転値）＊（Ｇ１＊Ｇ１Ｂ
（反転値）） ＳＴＢ１＝ＳＴＢ＊（Ｇ１＊Ｇ１Ｂ（反転値）） また、Ｇ１とＧ１Ｂ及びＧ２とＧ２Ｂの関係は、次式の
ようになっている。
（反転値）） ＳＴＢ１＝ＳＴＢ＊（Ｇ１＊Ｇ１Ｂ（反転値）） また、Ｇ１とＧ１Ｂ及びＧ２とＧ２Ｂの関係は、次式の
ようになっている。
【００１５】Ｇ１＝Ｇ１Ｂ（反転値） Ｇ２＝Ｇ２Ｂ（反転値） これは、回路設計時にラッチ外部で、この関係を満足出
来るような回路を作っておいてやる必要がある。
来るような回路を作っておいてやる必要がある。
【００１６】ＳＣＡＮ＝１のときは、このラッチをスキ
ャンテスト用として用いているときで、動作は次の３通
りに分類される。
ャンテスト用として用いているときで、動作は次の３通
りに分類される。
【００１７】（１）ＳＨＦＴ１＝１のときは、端子ＳＩ
の入力データＡを出力端子Ｑに出力する。
の入力データＡを出力端子Ｑに出力する。
【００１８】（２）ＳＨＬＴ１Ｂ＝１のときは、端子Ｄ
の入力データＢを出力端子Ｑに出力する。
の入力データＢを出力端子Ｑに出力する。
【００１９】（３）ＳＨＦＴ１＝０かつＳＨＦＴ１Ｂ＝
０のときは、前に入力されたデータを保持する。
０のときは、前に入力されたデータを保持する。
【００２０】ＳＣＡＮ＝０のときは、このラッチは通常
のラッチとして用いられ動作は次の２通りに分類され
る。
のラッチとして用いられ動作は次の２通りに分類され
る。
【００２１】（１）ＳＴＢ１＝１のときは、端子Ｄの入
力データＢを出力端子Ｑに出力する。
力データＢを出力端子Ｑに出力する。
【００２２】（２）ＳＴＢ１＝０のときは、前に入力さ
れたデータを保持する。
れたデータを保持する。
【００２３】次に、図２の（Ｂ）を用いて、端子ＳＯの
動作について説明する。
動作について説明する。
【００２４】（１）Ｇ２＊Ｇ２Ｂ（反転値）＝１のとき
は、端子ＳＯに出力端子Ｑを出力する。
は、端子ＳＯに出力端子Ｑを出力する。
【００２５】（２）Ｇ２＊Ｇ２Ｂ（反転値）＝０のとき
は、端子ＳＯは前に出力端子Ｑに出力したデータを保持
している。
は、端子ＳＯは前に出力端子Ｑに出力したデータを保持
している。
【００２６】図３は本発明の第２の実施例のテスト回路
を示す回路図である。図３において、本実施例は、図１
のスキャンラッチを用いて、２相クロックφ１，φ２を
使用した回路設計に適用した例である。
を示す回路図である。図３において、本実施例は、図１
のスキャンラッチを用いて、２相クロックφ１，φ２を
使用した回路設計に適用した例である。
【００２７】図３において、本第２の実施例は、端子Ｓ
Ｉ０，ＳＯ０，ＳＩ１，ＳＯ１と、第１，第２の組み合
わせ回路４０，４１と、図１に示したスキャンラッチを
用いたラッチ（Ｌ１），（Ｌ２）とを備えている。ラッ
チ（Ｌ１）は、ラッチ３２〜３５からなる。ラッチ（Ｌ
２）は、ラッチ３６〜３９からなる。
Ｉ０，ＳＯ０，ＳＩ１，ＳＯ１と、第１，第２の組み合
わせ回路４０，４１と、図１に示したスキャンラッチを
用いたラッチ（Ｌ１），（Ｌ２）とを備えている。ラッ
チ（Ｌ１）は、ラッチ３２〜３５からなる。ラッチ（Ｌ
２）は、ラッチ３６〜３９からなる。
【００２８】端子Ｇ１にクロックφ１が入力するラッチ
（Ｌ１）を一つのグループにし、端子Ｇ１にクロックφ
２が入力するラッチ（Ｌ２）を別グループとし、それぞ
れのグループ内でシフトレジスタを構成する。組み合わ
せ回路も、φ１系からの信号を入力とし、φ２系へ出力
する第１の組み合わせ回路４０とφ２系からの信号を入
力とし、φ１系へ出力する第２の組み合わせ回路４１と
の二つのグループに分ける。
（Ｌ１）を一つのグループにし、端子Ｇ１にクロックφ
２が入力するラッチ（Ｌ２）を別グループとし、それぞ
れのグループ内でシフトレジスタを構成する。組み合わ
せ回路も、φ１系からの信号を入力とし、φ２系へ出力
する第１の組み合わせ回路４０とφ２系からの信号を入
力とし、φ１系へ出力する第２の組み合わせ回路４１と
の二つのグループに分ける。
【００２９】スキャンテストは次の様に行う。端子ＳＩ
０から入力したデータをクロックφ１，φ２でシフトし
ながらφ１系ラッチへ設定する。φ１系ラッチから組み
合わせ回路４０に信号が入力され、組み合わせ回路４０
の出力がφ２系ラッチへ取り込まれる。φ２系ラッチを
シフト動作させることにより、端子ＳＯ１から結果が出
力される。組み合わせ回路４１のテスト手順は、全く逆
の手順で行わるだけである。
０から入力したデータをクロックφ１，φ２でシフトし
ながらφ１系ラッチへ設定する。φ１系ラッチから組み
合わせ回路４０に信号が入力され、組み合わせ回路４０
の出力がφ２系ラッチへ取り込まれる。φ２系ラッチを
シフト動作させることにより、端子ＳＯ１から結果が出
力される。組み合わせ回路４１のテスト手順は、全く逆
の手順で行わるだけである。
【００３０】
【発明の効果】前述した従来のＬＳＳＤ方式用スキャン
ラッチは、通常動作時のクロックとシフト動作のための
クロックが異なるという問題点を有するが、本発明の特
にＬＳＳＤ方式用スキャンラッチによれば、通常動作時
のクロックとスキャンモード時のシフト動作クロックと
を同じものを用いることにより、ラッチ外部とラッチ内
部のクロックのスキューをなくし、高速ＬＳＩの設計に
適したＬＳＳＤ方式用スキャンラッチを提供できるとい
う効果がある。
ラッチは、通常動作時のクロックとシフト動作のための
クロックが異なるという問題点を有するが、本発明の特
にＬＳＳＤ方式用スキャンラッチによれば、通常動作時
のクロックとスキャンモード時のシフト動作クロックと
を同じものを用いることにより、ラッチ外部とラッチ内
部のクロックのスキューをなくし、高速ＬＳＩの設計に
適したＬＳＳＤ方式用スキャンラッチを提供できるとい
う効果がある。
【図１】本発明の第１の実施例のスキャンラッチを示す
回路図である。
回路図である。
【図２】（Ａ），（Ｂ）はいずれも図１のスキャンラッ
チの真理値表を示す図である。
チの真理値表を示す図である。
【図３】図１のスキャンラッチを回路設計に適用した本
発明の第２の実施例を示す回路図である。
発明の第２の実施例を示す回路図である。
【図４】従来のスキャンラッチを示す配線図である。
【図５】図４の従来のスキャンラッチの真理値表を示す
図である。
図である。
１〜１０ インバータ １１，１２ ＮＡＮＤゲート １３ ２ＡＮＤ・２ＡＮＤ．ＮＯＲゲート １４〜２０ クロックドインバータ ２１〜２２，３２〜３５，３６〜３９ ラッチ ２３ マルチプレクサ ４０〜４１ 組み合わせ回路 ５０ 従来のスキャンラッチ
Claims (1)
- 【請求項１】 通常動作時データを入力するためとスキ
ャンモード時組み合わせ回路からのデータを入力するた
めとのデータ入力端子と、前記データをラッチ内部へ書
き込むための書き込み制御端子と、記憶している前記デ
ータを出力するためのデータ出力端子と、通常動作とス
キャン動作とを切り換えるためのスキャンモード切り換
え端子と、前記スキャン動作時シフト動作を行わせるた
めの制御信号入力端子と、スキャンデータ入力端子と、
スキャンデータ出力端子と、前記通常動作時のデータ書
き込みタイミング制御を行うための正クロック入力端子
と、負クロック入力端子と、スキャンシフト動作を制御
するための正クロック入力端子と、負クロック入力端子
とを備えたことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270054A JPH06118138A (ja) | 1992-10-08 | 1992-10-08 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270054A JPH06118138A (ja) | 1992-10-08 | 1992-10-08 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06118138A true JPH06118138A (ja) | 1994-04-28 |
Family
ID=17480882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270054A Pending JPH06118138A (ja) | 1992-10-08 | 1992-10-08 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06118138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380780B1 (en) * | 2000-06-01 | 2002-04-30 | Agilent Technologies, Inc | Integrated circuit with scan flip-flop |
| JP2013538358A (ja) * | 2010-09-21 | 2013-10-10 | クアルコム，インコーポレイテッド | フルスキャン能力を有するレジスタ |
-
1992
- 1992-10-08 JP JP4270054A patent/JPH06118138A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380780B1 (en) * | 2000-06-01 | 2002-04-30 | Agilent Technologies, Inc | Integrated circuit with scan flip-flop |
| JP2013538358A (ja) * | 2010-09-21 | 2013-10-10 | クアルコム，インコーポレイテッド | フルスキャン能力を有するレジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000620 |