JPH01255322A - コード変換器及びエンコーダ装置 - Google Patents

コード変換器及びエンコーダ装置

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JPH01255322A
JPH01255322A JP63082748A JP8274888A JPH01255322A JP H01255322 A JPH01255322 A JP H01255322A JP 63082748 A JP63082748 A JP 63082748A JP 8274888 A JP8274888 A JP 8274888A JP H01255322 A JPH01255322 A JP H01255322A
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正人 阿部
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    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M5/02Conversion to or from representation by pulses
    • H03M5/16Conversion to or from representation by pulses the pulses having three levels
    • H03M5/18Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術        (第6〜9図)発明が解決
しようとする課題 課題を解決するための手段 (第1図)作用 実施例 本発明の第1実施例   (第2〜4図)本発明の第2
実施例   (第5図) 発明の効果 〔概 要〕 バイナリ−コード化信号をバイポーラバイナリ−コード
化信号に変換するコード変換器に関し、バイナリ−コー
ド化信号を回路規模の増大を招(ことなく、バイポーラ
バイナリ−コード化信号に変換することのできるコード
変換器を提供することを目的とし、また、コード変換器
を構成の一部に含むエンコーダ装置を低コストで提供す
ることを目的とし、 所定の電圧レベルにオフセットされ、該電圧レベルの極
性側で任意に変化するバイナリ−コード化された入力信
号から、該電圧レベルを基準電圧として抽出し、保持す
る抽出手段と、該抽出された基準電圧を2補数に変換す
る2補数変換手段と、該2補数変換手段の出力信号と前
記入力信号とを\加算して前記オフセットを修正すると
ともに、極性ビットを付加したバイポーラバイナリ−コ
ード化出力信号を生成する生成手段と、を備えて構成し
ている。
また、バイナリ−コード化された少なくとも色差信号お
よび輝度信号をそれぞれバイポーラバイナリ−コード化
信号に変換する変換回路を有し、変換されたそれぞれの
信号を合成して複合映像信号を合成して複合映像信号を
生成するエンコーダ装置において、前記変換回路は前記
コード変換器を含んで構成している。
〔産業上の利用分野〕
本発明は、同一極性のバイナリ−コード化信号を両極性
のバイポーラバイナリ−コード化信号に変換するコード
変換器に関し、特に、回路規模の削減と回路動作の安定
化を意図したコード変換器に関する。
アナログ信号に対してデジタルによるフィルタリング等
のデジタル信号処理を行う場合、まずA/D変換器を用
いてアナログ信号をデジタル信号に変換した後、各種デ
ジタル処理が行われるが、−mに、A/D変換器から出
力されるデジタル信号は、入力されたアナログ信号の絶
対値を表わす同一極性のバイナリ−コード化信号として
出力される。しかし、デジタル信号処理では極性情報を
持つバイポーラバイナリ−コード化信号をその入力情報
として処理するものが多く、このため、A/D変換器の
出力をバイポーラバイナリ−コード化信号に変換するコ
ード変換器が用いられる。
〔従来の技術〕
第6〜9図は従来のコード変換器の一例を示す図である
。第6図において、1はA/D変換器であり、A/D変
換器1は同一極性のアナログ値の入力信号S+  (例
えば第7図に示すように+3vを境にして前半サイクル
が+3v〜+6vまで、後半サイクルが+3V−OVま
で変化するような信号)を受け、このSlを所定の量子
化単位で量子化して第8図に示すようなデジタル信号S
!に変換する。
コード変換器2は、上記+3vに相当する基準電圧RE
Fと32とを比較し、S2の前半サイクルおよび後半サ
イクルを判別する比較器3と、前半サイクルのS2から
REFを減算し、また、後半サイクルのS!にREFを
加算してユニポーラのデジタル信号S4を生成する加減
算器4と、後半サイクルの84を2補数変換した補数信
号S5を生成する2補数演算器5と、比較器3の出力に
従って、前半サイクルについてはS4を選択し、後半サ
イクルについてはS、を選択するセレクタ6と、を備え
、コード変換器2からは第9図に示すようなバイポーラ
バイナリ−コード化されたデジタル信号S、が出力され
る。
すなわち、第9図において、前半サイクル(イの期間)
は、A/D変換器1の出力S2からREF(Stの3v
に相当する)を減じた値となり、また、後半サイクル(
口の期間)は、A/D変換器1の出力S2にREFを加
えたものを、さらに、2補数変換した値に相当している
。したがって、コード変換器2からはバイポーラバイナ
リ−コード化されたデジタル信号が出力されることとな
り、このような信号を各種デジタル信号処理の入力情報
に用いると好ましいものとなる。
(発明が解決しようとする課題) しかしながら、このような従来のコード変換器にあって
は、入力信号とREFとを比較して前・後の半サイクル
に分け、一方の半サイクルについて2補数変換した後、
これらを組合わせてバイポーラバイナリ−コード化する
構成となっていたため、比較器3や加減算器4および2
補数演算器5などの回路規模が入力信号の量子化精度に
応じて大掛かりにならざるを得ず、製造コストが増大す
るといった問題点があった。
また、従来のこの種のコード変換器を含んで構成された
各種データ処理装置、例えば、画像処理システムにおけ
る複合映像信号を生成するためのエンコーダ装置におい
ても、コストの面で同様な問題点があった。
本発明は、このような問題点に鑑みてなされたもので、
バイナリ−コード化信号を回路規模の増大を招くことな
く、バイポーラバイナリ−コード化信号に変換すること
のできるコード変換器を提供することを目的としている
また、コード変換器を構成の一部に含むエンコーダ装置
を低コストで提供することを目的としている。
〔課題を解決するための手段〕
第1図は本発明のコード変換器の原理ブロック図を示す
第1図において、本発明のコード変換器は、所定の電圧
レベルにオフセットされ、該電圧レベルの極性側で任意
に変化するバイナリ−コード化された入力信号から、該
電圧レベルを基準電圧として抽出し、保持する抽出手段
aと、該抽出された基準電圧を2補数に変換する2補数
変換手段すと、該2補数変換手段すの出力信号と前記入
力信号とを加算して前記オフセットを修正するとともに
、極性ビットを付加したバイポーラバイナリ−コード化
出力信号を生成する生成手段Cと、を備えて構成してい
る。
また、バイナリ−コード化された少なくとも色差信号お
よび、種度信号をそれぞれバイポーラバイナリ−コード
化信号に変換する変換回路を有し、変換されたそれぞれ
の信号を合成して複合映像信号を生成するエンコーダ装
置において、前記変換回路は、前記コード変換器を含ん
で構成している。
〔作 用〕
本発明では、入力信号から抽出された基準電圧が2補数
に変換され、該2補数および入力信号の加算によってバ
イポーラバイナリ−コード化信号が生成される。
したがって、入力信号の半サイクルを判別する必要がな
いので比較器が不要になるとともに、2補数への変換処
理は基準電圧に対して一度行えばよい(量子化単位に行
う必要がない)ので、該処理が簡素化される。これらの
結果、各構成部の規模の減少を図りながら、バイポーラ
バイナリ−コード化信号を生成することができる。
また、エンコーダに適用した場合にも、当然のことなが
ら、エンコーダの回路規模を削減することができるので
、低コストでこれを実現することができる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第2〜4図は本発明に係るコード変換器の第1実施例を
示す図であり、8ビツトデータのコード変換に適用した
ものである。なお、ビット数についてはこれに限定され
ないことは勿論である。
まず、構成を説明する。第2図において、コード変換器
10は、2つの4ビツトフリツプフロツプ11.12か
らなる大力バッファ13と、8つのフリンプフロップ1
4〜21からなるラッチ回路(抽出手段)22と、2つ
の4ピント演算ユニツト23.24からなる演算回路2
5と、2つの4ビツトフリツプフロツプ26.27から
なる出力バッファ28と、外部から人力される抽出タイ
ミング信号Rをクロック信号CKで同期させ、同期抽出
タイミング信号R′を生成するタイミング回路29と、
を備えて構成されている。
なお、atは図外のA/D変換器からのバイナリ−コー
ド化された入力信号(但し、i=1〜8)、biは基準
電圧を示す参照レベル信号、C1はバイポーラバイナリ
−コード化された出力信号、XCKは入力信号aiの量
子化周波数に同期した外部からの量子化タイミング信号
、CLI?は外部からのクリア信号である。
第3図は上記2つの4ビツト演算ユニツト23および2
4からなる演算回路25の具体的な回路構成を示す図で
ある。第3図において、演算回路25は、aiのビット
数分の1ビット全加算器FAo〜FA、%−1を備えて
構成されている。  F A O% FAH−1のA入
力にはA端子A o −A m −+に入力された信号
(すなわち入力バッファ13を通過したai)が加えら
れて、B入力にはB端子80〜B、1−1に入力された
信号(すなわちラッチ回路22からのbi)が加えられ
ている。また、FAoのCI端子には信号COとして“
Hレベル” (例えば電源電圧)が常に加えられている
。さらに、FAoのCO端子から後述の真理値表に従っ
た出力論理CO′が取り出され、このCO′は上位側の
F A IのCI端子に信号C,として加えられている
。同様にしてFA、〜FA、%−1までのCO端子は各
々上位側のCI端子にシリーズに接続されている。
なお、第3図中のAOlBOは第1図における4ビツト
演算ユニツト24のA+、B+ に相当し、An−1、
Bn−1は第1図における4ビツト演算ユニツト23の
A、 、B、に対応している。
次表1は演算回路25を構成するFAoxFA、−。
の各々に共通の真理値表である。
(本頁、以下余白) 表1 演算回路25はラッチ回路22から出力されたbi(す
なわち、atをR′のタイミングでラッチして保持し、
この保持電位をXQ端子から反転して出力したもの)を
、上表1に示す真理値に従って演算処理を行うもので、
基準電圧としてのbiを2補数に変換する演算処理と、
この演算された2補数(biに関する2補数)およびB
端子に入力されたaiとを加算して基準電圧(すなわち
、aiのオフセット値に相当)を零修正する演算処理と
、を行い、これらの演算処理の結果を、4ビツト演算ユ
ニツト24のS、〜S4および4ビツト演算ユニツト2
3のS、〜S4からバイポーラバイナリ−コード化出力
信号として出力する。したがって、演算回路25はラッ
チ回路22とともに、2補数変換手段および生成手段と
しての機能を有している。
このような構成において、A/D変換器からのaiが第
4図に示すような電位変化で入力された場合、すなわち
、第4図において、aiが所定の電位レベル例えば(+
128)をオフセット値として交流的に変化するような
場合、このオフセット値は、R′の立上がりタイミング
に一致するから、こ、のタイミングでラッチ回路22の
各フリップフロップ14〜21に取り込まれる。このこ
とを具体的に説明すると、XCKに従って入力バッファ
13に取り込まれたaiは、ラッチ回路22の各フリッ
プフロップ14〜21のD入力に加えられ、フリップフ
ロップ14〜21は、タイミング回路29からのR′の
立上がりタイミングでD入力(すなわち、ai  )を
内部に取り込み次のR′の立ち上がりまで保持するとと
もに、XQ端子から基準電圧に相当する値biとして出
力する。すなわち、この間ラッチ回路22は、所定の電
圧レベル(この場合(+128))にオフセットされ、
該電圧レベルの極性側(この場合+側)で任意に変化(
この場合交流的に変化)するバイナリ−コード化された
入力信号(at)から、該電圧レベル(+ 128)を
基準電圧に相当する値(bi)として抽出し、保持して
いる。
一方、入力バッファ13に取り込まれたatは演算回路
25のA入力にも加えられている。演算回路25のB入
力にはラッチ回路22からのbiが入力されており、演
算回路25はこのbiの2補数2’ biを演算すると
ともに、A入力に加えられたatと2’biとを加算し
、C8を極性ビット(後述のXp)とするバイポーラバ
イナリ−コード化信号Ciとして出カバソファ28を介
して出力する。
ここで、上述したbiの2補数演算およびこの2補数(
2’bi)とaiとを加算する理由を説明する。
一般に、0〜2′−1の正の整数Xは、nビットの自然
2進数符号(X+ 、Xz 、X:I・・・・・・xn
)により、次式■で表わされる。
X=Σxi2’伺・・・・・・■ i=1 今、Lビットの2進数符号AおよびBがそれぞれA: 
(al % aZ 、al ・・””aL )、B: 
 (b、、b、、b、・旧・・b、)とすると、Aおよ
びBは、 1=+ と表わせる。このようなA、Bについて、Bをダイナミ
ックな値(固定値ではない)と仮定して(A−B)なる
演算を行う場合、次のようにして行うことができる。す
なわち、Bに関する2の補数B′は、Bの否定をπ: 
(肩、−1■、・・・・・・[)とすると、 (b+  、bz 、b:+ −−bt  )+1、 
0、  ol ・・・・・・ OB’  :  (b′
+ 、b’z 、b’s ・・・・・−b’t)となり
、通常、(A−B=A+B ” )だから、A : (
al s ax 、al””・・at )+B’ : 
 (b′+ 、b’z、b’s・・・・・・b′、)c
  :(c、、c、、c、・・・・・・CL−1、Xp
)但し、Xp:極性ビット xp=o (A2B) Xp=1 (A<B) したがって、(C=A−B)は i=+ となり、(A−B)の演算の答えCは、Xpを極性ビッ
トとする2補数表現のバイポーラバイナリ−コードとし
て得られる。以下、Aのビット数およびBの値を各々変
えた場合に求められるCについて3つの例を示す。
次表2は、4ビツトデータ(A)において、基準レベル
CB)をB、。=8とした場合の一例を示す。
(本頁、以下余白) 表   2 次表3は、5ビツトデータ(A)において、基準レベル
(B)をB+o=16とした場合の一例を示す。
(本頁、以下余白)。
表   3 次表4は、8ビツトデータ(A)において、基準レベル
CB)を81゜=128とした場合の一例を示す(本実
施例のもの)。
(零頁、以下余白)。
すなわち、本実施例の場合上表4に示されているように
、a i = (128)のときのCiは(000oo
ooo)となり、また、aiの他の電圧、例えばa i
 = (253)のときのCiは(0111jlol)
となる。あるいはa i= (2)ではCtは(100
00010)となる。このようにXpを極性ビットとす
る00〜C’r(但し、C7はXP)までのバイポーラ
バイナリ−コード化されたCiを得ることができる。
したがって、従来のように入力信号の量子化単位毎の2
補数演算処理が不要となり、また、掻性判別のための比
較器も不要となるので、回路の簡素化を図ることができ
る。
その結果、コストの低減を図りつつ、バイナリ−コード
化信号をバイポーラバイナリ−コード化信号に変換する
ことのできるコード変換器が実現できる。
第5図は本発明に係るコード変換器の第2実施例を示す
図であり、デジタル画像処理システムにおける複合映像
信号(特に、NTSC方式の)エンコーダ装置に第1実
施例のコード変換器を適用した例である。
第5図において、50はエンコーダ装置であり、エンコ
ーダ装置50はバイナリ−コード化された色差信号B−
YおよびR−Yをそれぞれバイポーラバイナリ−コード
化信号に変換する変換回路(第1実施例のコード変換器
10を含んで構成されている)51および52と、バイ
ナリ−コード化された輝度信号Yをバイポーラバイナリ
−コード化信号に変換する変換回路(第1実施例のコー
ド変換器10を含んで構成されている)およびレベル変
換回路を含む変換回路53と、複合同期信号C5YNC
に従って黒信号BLKを生成する黒信号発生回路54と
、通過信号の周波数に対応した所定の低域通過特性を各
々有するデジタルローパスフィルタ55〜57と、2つ
の信号(すなわち、B−YとR−Y)を合成し、色差合
成信号を生成する合成回路60と、色差合成信号の周波
数成分に対応した所定の通過特性を有するデジタルバン
ドパスフィルタ61と、デジタルローパスフィルタ57
を通過したY(パイボーラハイナリーニーF化されたも
の)およびBLKをデジタル加算する加算回路62と、
加算回路62の加算結果およびデジタルバンドパスフィ
ルタ61を通過した色差合成信号をデジタル加算して複
合映像信号を生成する加算回路63と、を含んで構成さ
れている。
次に、作用を説明する。
一般に、N T S C(national tele
viSion SystemComi ttee)方式
のカラー画像処理システムでは、画情報の伝送を、2つ
の色差合成信号B−Y、R−Yおよび輝度信号Yを合成
した複合映像信号により行っており、複合映像信号は、
カメラから出力された原画信号R−G−Bを画像処理し
て作られる。従来、このような画像処理においては、ア
ナログ処理が一般的であったが、回路動作の安定性とい
った面からはデジタル画像処理への移行が望ましい。
この種のデジタル処理を行うエンコーダ装置としては、
例えば第5図の変換回路51〜53に代えて、先に従来
例で説明した第6図のコード変換器2を使用したものが
あるが、このものでは、回路規模が増大してコストの面
で好ましくなかった。
これに対し、本実施例の構成によれば、従来のもの(第
5図のコード変換器2)に比して小規模のコード変換器
10 (第1実施例で述べたもの)を含んだ変換回路5
1〜53によってエンコーダ装置50を構成しているの
で、近時の要求に応えた高安定性と、低コスト化を図っ
たエンコーダ装置を実現することができる。
〔発明の効果〕
本発明によれば、回路規模の増大を招くことなく、バイ
ナリ−コード化信号をバイポーラバイナリ−コード化信
号に変換することのできるコード変換器を実現すること
ができる。
また、このコード変換器を、複合化映像信号を生成する
エンコーダ装置の構成に含めた場合、コスト的に優れた
エンコーダ装置を実現することができる。
【図面の簡単な説明】
第1図は本発明の原理ブロック図、 第2〜4図は本発明の第1実施例を示す図であり、 第2図はその構成図、 第3図は第2図における演算回路の構成図、第4図はそ
の作用を説明する波形図である。 第5図は本発明の第2実施例を示すその構成図である。 第6〜9図は従来のコード変換器を示す図であり、 第6図はその構成図、 第7図はそのアナログ信号の波形図、 第8図はそのバイナリ−コード化信号を示す図、第9図
はそのバイポーラバイナリ−コード化信号を示す図であ
る。 lO・・・・・・コード変換器、 22・・・・・・ラッチ回路(抽出手段)、25・・・
・・・演算回路(2補数変換手段、生成手段)50・・
・・・・エンコータ装置、 51.52.53・・・・・・変換回路。 (十) /マイナノーコード1’C’l’2吟と示10口第8図 (+) 第9図

Claims (2)

    【特許請求の範囲】
  1. (1)所定の電圧レベルにオフセットされ、該電圧レベ
    ルの極性側で任意に変化するバイナリーコード化された
    入力信号から、該電圧レベルを基準電圧として抽出し、
    保持する抽出手段(a)と、 該抽出された基準電圧を2補数に変換する2補数変換手
    段(b)と、 該2補数変換手段(b)の出力信号と前記入力信号とを
    加算して前記オフセットを修正するとともに、極性ビッ
    トを付加したバイポーラバイナリーコード化出力信号を
    生成する生成手段(c)と、 を備えたことを特徴とするコード変換器。
  2. (2)バイナリーコード化された少なくとも色差信号お
    よび輝度信号をそれぞれバイポーラバイナリーコード化
    信号に変換する変換回路を有し、変換されたそれぞれの
    信号を合成して複合映像信号を生成するエンコーダ装置
    において、 前記変換回路は、請求項1記載のコード変換器を含むこ
    とを特徴とするエンコーダ装置。
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