JP2716140B2 - コード変換器及びエンコーダ装置 - Google Patents
コード変換器及びエンコーダ装置Info
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- JP2716140B2 JP2716140B2 JP63082748A JP8274888A JP2716140B2 JP 2716140 B2 JP2716140 B2 JP 2716140B2 JP 63082748 A JP63082748 A JP 63082748A JP 8274888 A JP8274888 A JP 8274888A JP 2716140 B2 JP2716140 B2 JP 2716140B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第６〜９図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 本発明の第１実施例（第２〜４図） 本発明の第２実施例（第５図） 発明の効果 〔概 要〕 バイナリーコード化信号をバイポーラバイナリーコー
ド化信号に変換するコード変換器、及び、そのコード変
換器を含むエンコーダ装置に関し、 バイナリーコード化信号を回路規模の増大を招くこと
なく、バイポーラバイナリーコード化信号に変換するこ
とのできるコード変換器を提供することを目的とし、 外部から入力されるタイミング信号に同期して、所定
の電圧レベルにオフセットされ、該電圧レベルの極性側
で任意に変化するバイナリーコード化された入力信号が
印加され、前記タイミング信号に同期して、前記入力信
号を抽出、保持するとともに、前記電圧レベルを全入力
信号に共通する基準電圧として出力する抽出手段と、該
抽出手段により、抽出、出力された前記基準電圧を２補
数に変換する２補数変換手段と、該２補数変換手段の出
力信号と前記入力信号とを加算して前記オフセットを修
正するとともに、極性ビットを付加したバイポーラバイ
ナリーコード化出力信号を生成する生成手段と、を備え
て構成している。
ド化信号に変換するコード変換器、及び、そのコード変
換器を含むエンコーダ装置に関し、 バイナリーコード化信号を回路規模の増大を招くこと
なく、バイポーラバイナリーコード化信号に変換するこ
とのできるコード変換器を提供することを目的とし、 外部から入力されるタイミング信号に同期して、所定
の電圧レベルにオフセットされ、該電圧レベルの極性側
で任意に変化するバイナリーコード化された入力信号が
印加され、前記タイミング信号に同期して、前記入力信
号を抽出、保持するとともに、前記電圧レベルを全入力
信号に共通する基準電圧として出力する抽出手段と、該
抽出手段により、抽出、出力された前記基準電圧を２補
数に変換する２補数変換手段と、該２補数変換手段の出
力信号と前記入力信号とを加算して前記オフセットを修
正するとともに、極性ビットを付加したバイポーラバイ
ナリーコード化出力信号を生成する生成手段と、を備え
て構成している。
また、コード変換器を構成の一部に含むエンコーダ装
置を低コストで提供することを目的とし、 バイナリーコード化された少なくとも色差信号および
輝度信号を、上記コード変換器により、それぞれバイポ
ーラバイナリーコード化信号に変換し、該変換されたそ
れぞれの信号を合成して複合映像信号を生成するように
構成している。
置を低コストで提供することを目的とし、 バイナリーコード化された少なくとも色差信号および
輝度信号を、上記コード変換器により、それぞれバイポ
ーラバイナリーコード化信号に変換し、該変換されたそ
れぞれの信号を合成して複合映像信号を生成するように
構成している。
本発明は、同一極性のバイナリーコード化信号を両極
性のバイポーラバイナリーコード化信号に変換するコー
ド変換器に関し、特に、回路規模の削減と回路動作の安
定化を意図したコード変換器、及び、そのコード変換器
を含むエンコーダ装置に関する。
性のバイポーラバイナリーコード化信号に変換するコー
ド変換器に関し、特に、回路規模の削減と回路動作の安
定化を意図したコード変換器、及び、そのコード変換器
を含むエンコーダ装置に関する。
アナログ信号に対してデジタルによるフィルタリング
等のデジタル信号処理を行う場合、まずA/D変換器を用
いてアナログ信号をデジタル信号に変換した後、各種デ
ジタル処理が行われるが、一般に、A/D変換器から出力
されるデジタル信号は、入力されたアナログ信号の絶対
値を表わす同一極性のバイナリーコード化信号として出
力される。しかし、デジタル信号処理では極性情報を持
つバイポーラバイナリーコード化信号をその入力情報と
して処理するものが多く、このため、A/D変換器の出力
をバイポーラバイナリーコード化信号に変換するコード
変換器が用いられる。
等のデジタル信号処理を行う場合、まずA/D変換器を用
いてアナログ信号をデジタル信号に変換した後、各種デ
ジタル処理が行われるが、一般に、A/D変換器から出力
されるデジタル信号は、入力されたアナログ信号の絶対
値を表わす同一極性のバイナリーコード化信号として出
力される。しかし、デジタル信号処理では極性情報を持
つバイポーラバイナリーコード化信号をその入力情報と
して処理するものが多く、このため、A/D変換器の出力
をバイポーラバイナリーコード化信号に変換するコード
変換器が用いられる。
第６〜９図は従来のコード変換器の一例を示す図であ
る。第６図において、１はA/D変換器であり、A/D変換器
１は同一極性のアナログ値の入力信号S1（例えば第７図
に示すように＋3Vを境にして前半サイクルが＋3V〜＋6V
まで、後半サイクルが＋3V〜0Vまで変化するような信
号）を受け、このS1を所定の量子化単位で量子化して第
８図に示すようなデジタル信号S2に変換する。
る。第６図において、１はA/D変換器であり、A/D変換器
１は同一極性のアナログ値の入力信号S1（例えば第７図
に示すように＋3Vを境にして前半サイクルが＋3V〜＋6V
まで、後半サイクルが＋3V〜0Vまで変化するような信
号）を受け、このS1を所定の量子化単位で量子化して第
８図に示すようなデジタル信号S2に変換する。
コード変換器２は、上記＋3Vに相当する基準電圧REF
とS2とを比較し、S2の前半サイクルおよび後半サイクル
を判別する比較器３と、前半サイクルのS2からREFを減
算し、また、後半サイクルのS2にREFを加算してユニポ
ーラのデジタル信号S4を生成する加減算器４と、後半サ
イクルのS4を２補数変換した補数信号S5を生成する２補
数演算器５と、比較器３の出力に従って、前半サイクル
についてはS4を選択し、後半サイクルについてはS5を選
択するセレクタ６と、を備え、コード変換器２からは第
９図に示すようなバイポーラバイナリーコード化された
デジタル信号S6が出力される。
とS2とを比較し、S2の前半サイクルおよび後半サイクル
を判別する比較器３と、前半サイクルのS2からREFを減
算し、また、後半サイクルのS2にREFを加算してユニポ
ーラのデジタル信号S4を生成する加減算器４と、後半サ
イクルのS4を２補数変換した補数信号S5を生成する２補
数演算器５と、比較器３の出力に従って、前半サイクル
についてはS4を選択し、後半サイクルについてはS5を選
択するセレクタ６と、を備え、コード変換器２からは第
９図に示すようなバイポーラバイナリーコード化された
デジタル信号S6が出力される。
すなわち、第９図において、前半サイクル（イの期
間）は、A/D変換器１の出力S2からREF（S2の3Vに相当す
る）を減じた値となり、また、後半サイクル（ロの期
間）は、A/D変換器１の出力S2にREFを加えたものを、さ
らに、２補数変換した値に相当している。したがって、
コード変換器２からはバイポーラバイナリーコード化さ
れたデジタル信号が出力されることとなり、このような
信号を各種デジタル信号処理の入力情報に用いると好ま
しいものとなる。
間）は、A/D変換器１の出力S2からREF（S2の3Vに相当す
る）を減じた値となり、また、後半サイクル（ロの期
間）は、A/D変換器１の出力S2にREFを加えたものを、さ
らに、２補数変換した値に相当している。したがって、
コード変換器２からはバイポーラバイナリーコード化さ
れたデジタル信号が出力されることとなり、このような
信号を各種デジタル信号処理の入力情報に用いると好ま
しいものとなる。
（発明が解決しようとする課題） しかしながら、このような従来のコード変換器にあっ
ては、入力信号とREFとを比較して前・後の半サイクル
に分け、一方の半サイクルについて２補数変換した後、
これらを組合わせてバイポーラバイナリーコード化する
構成となっていたため、比較器３や加減算器４および２
補数演算器５などの回路規模が入力信号の量子化精度に
応じて大掛かりにならざるを得ず、製造コストが増大す
るといった問題点があった。
ては、入力信号とREFとを比較して前・後の半サイクル
に分け、一方の半サイクルについて２補数変換した後、
これらを組合わせてバイポーラバイナリーコード化する
構成となっていたため、比較器３や加減算器４および２
補数演算器５などの回路規模が入力信号の量子化精度に
応じて大掛かりにならざるを得ず、製造コストが増大す
るといった問題点があった。
また、従来のこの種のコード変換器を含んで構成され
た各種データ処理装置、例えば、画像処理システムにお
ける複合映像信号を生成するためのエンコーダ装置にお
いても、コストの面で同様な問題点があった。
た各種データ処理装置、例えば、画像処理システムにお
ける複合映像信号を生成するためのエンコーダ装置にお
いても、コストの面で同様な問題点があった。
本発明は、このような問題点に鑑みてなされたもの
で、バイナリーコード化信号を回路規模の増大を招くこ
となく、バイポーラバイナリーコード化信号に変換する
ことのできるコード変換器を提供することを目的として
いる。
で、バイナリーコード化信号を回路規模の増大を招くこ
となく、バイポーラバイナリーコード化信号に変換する
ことのできるコード変換器を提供することを目的として
いる。
また、コード変換器を構成の一部に含むエンコーダ装
置を低コストで提供することを目的としている。
置を低コストで提供することを目的としている。
第１図は本発明のコード変換器の原理ブロック図を示
す。
す。
第１図において、本発明のコード変換器は、外部から
入力されるタイミング信号に同期して、所定の電圧レベ
ルにオフセットされ、該電圧レベルの極性側で任意に変
化するバイナリーコード化された入力信号が印加され、
前記タイミング信号に同期して、前記入力信号を抽出、
保持するとともに、前記電圧レベルを全入力信号に共通
する基準電圧として出力する抽出手段ａと、該抽出手段
ａにより、抽出、出力された前記基準電圧を２補数に変
換する２補数変換手段ｂと、該２補数変換手段ｂの出力
信号と前記入力信号とを加算して前記オフセットを修正
するとともに、極性ビットを付加したバイポーラバイナ
リーコード化出力信号を生成する生成手段ｃと、を備え
て構成している。
入力されるタイミング信号に同期して、所定の電圧レベ
ルにオフセットされ、該電圧レベルの極性側で任意に変
化するバイナリーコード化された入力信号が印加され、
前記タイミング信号に同期して、前記入力信号を抽出、
保持するとともに、前記電圧レベルを全入力信号に共通
する基準電圧として出力する抽出手段ａと、該抽出手段
ａにより、抽出、出力された前記基準電圧を２補数に変
換する２補数変換手段ｂと、該２補数変換手段ｂの出力
信号と前記入力信号とを加算して前記オフセットを修正
するとともに、極性ビットを付加したバイポーラバイナ
リーコード化出力信号を生成する生成手段ｃと、を備え
て構成している。
また、バイナリーコード化された少なくとも色差信号
および輝度信号を、上記コード変換器により、それぞれ
バイポーラバイナリーコード化信号に変換し、該変換さ
れたそれぞれの信号を合成して複合映像信号を生成する
ように構成している。
および輝度信号を、上記コード変換器により、それぞれ
バイポーラバイナリーコード化信号に変換し、該変換さ
れたそれぞれの信号を合成して複合映像信号を生成する
ように構成している。
本発明では、外部から入力されるタイミング信号に同
期して、入力信号から抽出された基準電圧が２補数に変
換され、該２補数および入力信号の加算によってバイポ
ーラバイナリーコード化信号が生成される。
期して、入力信号から抽出された基準電圧が２補数に変
換され、該２補数および入力信号の加算によってバイポ
ーラバイナリーコード化信号が生成される。
したがって、入力信号の半サイクルを判別する必要が
ないので比較器が不要になるとともに、２補数への変換
処理は基準電圧に対して一度行えばよい（量子化単位毎
に行う必要がない）ので、該処理が簡素化される。これ
らの結果、各構成部の規模の減少を図りながら、バイポ
ーラバイナリーコード化信号を生成することができる。
ないので比較器が不要になるとともに、２補数への変換
処理は基準電圧に対して一度行えばよい（量子化単位毎
に行う必要がない）ので、該処理が簡素化される。これ
らの結果、各構成部の規模の減少を図りながら、バイポ
ーラバイナリーコード化信号を生成することができる。
また、エンコーダに適用した場合にも、当然のことな
がら、エンコーダの回路規模を削減することができるの
で、低コストでこれを実現することができる。
がら、エンコーダの回路規模を削減することができるの
で、低コストでこれを実現することができる。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係るコード変換器の第１実施例
を示す図であり、８ビットデータのコード変換に適用し
たものである。なお、ビット数についてはこれに限定さ
れないことは勿論である。
を示す図であり、８ビットデータのコード変換に適用し
たものである。なお、ビット数についてはこれに限定さ
れないことは勿論である。
まず、構成を説明する。第２図において、コード変換
器10は、２つの４ビットフリップフロップ11、12からな
る入力バッファ13と、８つのフリップフロップ14〜21か
らなるラッチ回路（抽出手段）22と、２つの４ビット演
算ユニット23、24からなる演算回路25と、２つの４ビッ
トフリップフロップ26、27からなる出力バッファ28と、
外部から入力される抽出タイミング信号Ｒをクロック信
号CKで同期させ、同期抽出タイミング信号Ｒ′を生成す
るタイミング回路29と、を備えて構成されている。
器10は、２つの４ビットフリップフロップ11、12からな
る入力バッファ13と、８つのフリップフロップ14〜21か
らなるラッチ回路（抽出手段）22と、２つの４ビット演
算ユニット23、24からなる演算回路25と、２つの４ビッ
トフリップフロップ26、27からなる出力バッファ28と、
外部から入力される抽出タイミング信号Ｒをクロック信
号CKで同期させ、同期抽出タイミング信号Ｒ′を生成す
るタイミング回路29と、を備えて構成されている。
なお、aiは図外のA/D変換器からのバイナリーコード
化された入力信号（但し、ｉ＝１〜８）、biは基準電圧
を示す参照レベル信号、Ciはバイポーラバイナリーコー
ド化された出力信号、XCKは入力信号aiの量子化周波数
に同期した外部からの量子化タイミング信号、CLRは外
部からのクリア信号である。
化された入力信号（但し、ｉ＝１〜８）、biは基準電圧
を示す参照レベル信号、Ciはバイポーラバイナリーコー
ド化された出力信号、XCKは入力信号aiの量子化周波数
に同期した外部からの量子化タイミング信号、CLRは外
部からのクリア信号である。
第３図は上記２つの４ビット演算ユニット23および24
からなる演算回路25の具体的な回路構成を示す図であ
る。第３図において、演算回路25は、aiのビット数分の
１ビット全加算器FA0〜FAn-1を備えて構成されている。
FA0〜FAn-1のＡ入力にはＡ端子A0〜An-1に入力された信
号（すなわち入力バッファ13を通過したai）が加えられ
て、Ｂ入力にはＢ端子B0〜Bn-1に入力された信号（すな
わちラッチ回路22からのbi）が加えられている。また、
FA0のCI端子には信号C0として“Ｈレベル”（例えば電
源電圧）が常に加えられている。さらに、FA0のCO端子
から後述の真理値表に従った出力論理C0′が取り出さ
れ、このC0′は上位側のFA1のCI端子に信号C1として加
えられている。同様にしてFA1〜FAn-1までのCO端子は各
々上位側のCI端子にシリーズに接続されている。なお、
第３図中のA0、B0は第２図における４ビット演算ユニッ
ト24のA1、B1に相当し、An-1、Bn-1は第２図における４
ビット演算ユニット23のA4、B4に対応している。
からなる演算回路25の具体的な回路構成を示す図であ
る。第３図において、演算回路25は、aiのビット数分の
１ビット全加算器FA0〜FAn-1を備えて構成されている。
FA0〜FAn-1のＡ入力にはＡ端子A0〜An-1に入力された信
号（すなわち入力バッファ13を通過したai）が加えられ
て、Ｂ入力にはＢ端子B0〜Bn-1に入力された信号（すな
わちラッチ回路22からのbi）が加えられている。また、
FA0のCI端子には信号C0として“Ｈレベル”（例えば電
源電圧）が常に加えられている。さらに、FA0のCO端子
から後述の真理値表に従った出力論理C0′が取り出さ
れ、このC0′は上位側のFA1のCI端子に信号C1として加
えられている。同様にしてFA1〜FAn-1までのCO端子は各
々上位側のCI端子にシリーズに接続されている。なお、
第３図中のA0、B0は第２図における４ビット演算ユニッ
ト24のA1、B1に相当し、An-1、Bn-1は第２図における４
ビット演算ユニット23のA4、B4に対応している。
次表１は演算回路25を構成するFA0〜FAn-1の各々に共
通の真理値表である。
通の真理値表である。
演算回路25はラッチ回路22から出力されたbi（すなわ
ち、aiをＲ′のタイミングでラッチして保持し、この保
持電位をXQ端子から反転して出力したもの）を、上表１
に示す真理値に従って演算処理を行うもので、基準電圧
としてのbiを２補数に変換する演算処理と、この演算さ
れた２補数（biに関する２補数）およびＢ端子に入力さ
れたaiとを加算して基準電圧（すなわち、aiのオフセッ
ト値に相当）を零修正する演算処理と、を行い、これら
の演算処理の結果を、４ビット演算ユニット24のS1〜S4
および４ビット演算ユニット23のS1〜S4からバイポーラ
バイナリーコード化出力信号として出力する。したがっ
て、演算回路25はラッチ回路22とともに、２補数変換手
段および生成手段としての機能を有している。
ち、aiをＲ′のタイミングでラッチして保持し、この保
持電位をXQ端子から反転して出力したもの）を、上表１
に示す真理値に従って演算処理を行うもので、基準電圧
としてのbiを２補数に変換する演算処理と、この演算さ
れた２補数（biに関する２補数）およびＢ端子に入力さ
れたaiとを加算して基準電圧（すなわち、aiのオフセッ
ト値に相当）を零修正する演算処理と、を行い、これら
の演算処理の結果を、４ビット演算ユニット24のS1〜S4
および４ビット演算ユニット23のS1〜S4からバイポーラ
バイナリーコード化出力信号として出力する。したがっ
て、演算回路25はラッチ回路22とともに、２補数変換手
段および生成手段としての機能を有している。
このような構成において、A/D変換器からのaiが第４
図に示すような電位変化で入力された場合、すなわち、
第４図において、aiが所定の電位レベル例えば（＋12
8）をオフセット値として交流的に変化するような場
合、このオフセット値は、Ｒ′の立上がりタイミングに
一致するから、このタイミングでラッチ回路22の各フリ
ップフロップ14〜21に取り込まれる。このことを具体的
に説明すると、XCKに従って入力バッファ13に取り込ま
れたaiは、ラッチ回路22の各フリップフロップ14〜21の
Ｄ入力に加えられ、フリップフロップ14〜21は、タイミ
ング回路29からのＲ′の立上がりタイミングでＤ入力
（すなわち、ai）を内部に取り込み次のＲ′の立ち上が
りまで保持するとともに、XQ端子から基準電圧に相当す
る値biとして出力する。すなわち、この間ラッチ回路22
は、所定の電圧レベル（この場合（＋128））にオフセ
ットされ、外電圧レベルの極性側（この場合＋側）で任
意に変化（この場合交流的に変化）するバイナリーコー
ド化された入力信号（ai）から、該電圧レベル（＋12
8）を基準電圧に相当する値（bi）として抽出し、保持
している。
図に示すような電位変化で入力された場合、すなわち、
第４図において、aiが所定の電位レベル例えば（＋12
8）をオフセット値として交流的に変化するような場
合、このオフセット値は、Ｒ′の立上がりタイミングに
一致するから、このタイミングでラッチ回路22の各フリ
ップフロップ14〜21に取り込まれる。このことを具体的
に説明すると、XCKに従って入力バッファ13に取り込ま
れたaiは、ラッチ回路22の各フリップフロップ14〜21の
Ｄ入力に加えられ、フリップフロップ14〜21は、タイミ
ング回路29からのＲ′の立上がりタイミングでＤ入力
（すなわち、ai）を内部に取り込み次のＲ′の立ち上が
りまで保持するとともに、XQ端子から基準電圧に相当す
る値biとして出力する。すなわち、この間ラッチ回路22
は、所定の電圧レベル（この場合（＋128））にオフセ
ットされ、外電圧レベルの極性側（この場合＋側）で任
意に変化（この場合交流的に変化）するバイナリーコー
ド化された入力信号（ai）から、該電圧レベル（＋12
8）を基準電圧に相当する値（bi）として抽出し、保持
している。
一方、入力バッファ13に取り込まれたaiは演算回路25
のＡ入力にも加えられている。演算回路25のＢ入力には
ラッチ回路22からのbiが入力されており、演算回路25は
このbiの２補数２′biを演算するとともに、Ａ入力に加
えられたaiと２′biとを加算し、C8を極性ビット（後述
のXp）とするバイポーラバイナリーコード化信号Ciとし
て出力バッファ28を介して出力する。
のＡ入力にも加えられている。演算回路25のＢ入力には
ラッチ回路22からのbiが入力されており、演算回路25は
このbiの２補数２′biを演算するとともに、Ａ入力に加
えられたaiと２′biとを加算し、C8を極性ビット（後述
のXp）とするバイポーラバイナリーコード化信号Ciとし
て出力バッファ28を介して出力する。
ここで、上述したbiの２補数演算およびこの２補数
（２′bi）とaiとを加算する理由を説明する。
（２′bi）とaiとを加算する理由を説明する。
一般に、０〜2n-1の正の整数Ｘは、ｎビットの自然２
進数符号｛x1、x2、x3……xn｝により、次式で表わさ
れる。
進数符号｛x1、x2、x3……xn｝により、次式で表わさ
れる。
今、Ｌビットの２進数符号ＡおよびＢがそれぞれA:
｛a1、a2、a3……aL｝、B:｛b1、b2、b3……bL｝とする
と、ＡおよびＢは、 と表わせる。このようなＡ、Ｂについて、Ｂをダイナミ
ックな値（固定値ではない）と仮定して（Ａ−Ｂ）なる
演算を行う場合、次のようにして行うことができる。す
なわち、Ｂに関する２の補数Ｂ′は、Ｂの否定を：
｛▲▼、▲▼、▲▼、……▲▼｝とす
ると、 となり、通常、（Ａ−Ｂ＝Ａ＋Ｂ′）だから、 したがって、（Ｃ＝Ａ−Ｂ）は となり、（Ａ−Ｂ）の演算の答えＣは、Xpを極性ビット
とする２補数表現のバイポーラバイナリーコードとして
得られる。以下、Ａのビット数およびＢの値を各々変え
た場合に求められるＣについて３つの例を示す。
｛a1、a2、a3……aL｝、B:｛b1、b2、b3……bL｝とする
と、ＡおよびＢは、 と表わせる。このようなＡ、Ｂについて、Ｂをダイナミ
ックな値（固定値ではない）と仮定して（Ａ−Ｂ）なる
演算を行う場合、次のようにして行うことができる。す
なわち、Ｂに関する２の補数Ｂ′は、Ｂの否定を：
｛▲▼、▲▼、▲▼、……▲▼｝とす
ると、 となり、通常、（Ａ−Ｂ＝Ａ＋Ｂ′）だから、 したがって、（Ｃ＝Ａ−Ｂ）は となり、（Ａ−Ｂ）の演算の答えＣは、Xpを極性ビット
とする２補数表現のバイポーラバイナリーコードとして
得られる。以下、Ａのビット数およびＢの値を各々変え
た場合に求められるＣについて３つの例を示す。
次表２は、４ビットデータ（Ａ）において、基準レベ
ル（Ｂ）をB10＝８とした場合の一例を示す。
ル（Ｂ）をB10＝８とした場合の一例を示す。
次表３は、５ビットデータ（Ａ）において、基準レベ
ル（Ｂ）をB10＝16とした場合の一例を示す。
ル（Ｂ）をB10＝16とした場合の一例を示す。
次表４は、８ビットデータ（Ａ）において、基準レベ
ル（Ｂ）をB10＝128とした場合の一例を示す（本実施例
のもの）。
ル（Ｂ）をB10＝128とした場合の一例を示す（本実施例
のもの）。
すなわち、本実施例の場合上表４に示されているよう
に、ai＝（128）ときのCiは｛00000000｝となり、ま
た、aiの他の電圧、例えばai＝（253）のときのCiは｛0
1111101｝となる。あるいはai＝（２）ではCiは｛10000
010｝となる。このようにXpを極性ビットとするC0〜C7
（但し、C7はXp）までのバイポーラバイナリーコード化
されたCiを得ることができる。
に、ai＝（128）ときのCiは｛00000000｝となり、ま
た、aiの他の電圧、例えばai＝（253）のときのCiは｛0
1111101｝となる。あるいはai＝（２）ではCiは｛10000
010｝となる。このようにXpを極性ビットとするC0〜C7
（但し、C7はXp）までのバイポーラバイナリーコード化
されたCiを得ることができる。
したがって、従来のように入力信号の量子化単位毎の
２補数演算処理が不要となり、また、極性判別のための
比較器も不要となるので、回路の簡素化を図ることがで
きる。
２補数演算処理が不要となり、また、極性判別のための
比較器も不要となるので、回路の簡素化を図ることがで
きる。
その結果、コストの低減を図りつつ、バイナリーコー
ド化信号をバイポーラバイナリーコード化信号に変換す
ることのできるコード変換器が実現できる。
ド化信号をバイポーラバイナリーコード化信号に変換す
ることのできるコード変換器が実現できる。
第５図は本発明に係るコード変換器の第２実施例を示
す図であり、デジタル画像処理システムにおける複合映
像信号（特に、NTSC方式の）エンコーダ装置に第１実施
例のコード変換器を適用した例である。
す図であり、デジタル画像処理システムにおける複合映
像信号（特に、NTSC方式の）エンコーダ装置に第１実施
例のコード変換器を適用した例である。
第５図において、50はエンコーダ装置であり、エンコ
ーダ装置50はバイナリーコード化された色差信号Ｂ−Ｙ
およびＲ−Ｙをそれぞれバイポーラバイナリーコード化
信号に変換する変換回路（第１実施例のコード変換器10
を含んで構成されている）51および52と、バイナリーコ
ード化された輝度信号Ｙをバイポーラバイナリーコード
化信号に変換する変換回路（第１実施例のコード変換器
10を含んで構成されている）およびレベル変換回路を含
む変換回路53と、複合同期信号CSYNCに従って黒信号BLK
を生成する黒信号発生回路54と、通過信号の周波数に対
応した所定の低域通過特性を各々有するデジタルローパ
スフィルタ55〜57と、２つの信号（すなわち、Ｂ−Ｙと
Ｒ−Ｙ）を合成し、色差合成信号を生成する合成回路60
と、色差合成信号の周波数成分に対応した所定の通過特
性を有するデジタルバンドパスフィルタ61と、デジタル
ローパスフィルタ57を通過したＹ（バイポーラバイナリ
ーコード化されたもの）およびBLKをデジタル加算する
加算回路62と、加算回路62の加算結果およびデジタルバ
ンドパスフィルタ61を通過した色差合成信号をデジタル
加算して複合映像信号を生成する加算回路63と、を含ん
で構成されている。
ーダ装置50はバイナリーコード化された色差信号Ｂ−Ｙ
およびＲ−Ｙをそれぞれバイポーラバイナリーコード化
信号に変換する変換回路（第１実施例のコード変換器10
を含んで構成されている）51および52と、バイナリーコ
ード化された輝度信号Ｙをバイポーラバイナリーコード
化信号に変換する変換回路（第１実施例のコード変換器
10を含んで構成されている）およびレベル変換回路を含
む変換回路53と、複合同期信号CSYNCに従って黒信号BLK
を生成する黒信号発生回路54と、通過信号の周波数に対
応した所定の低域通過特性を各々有するデジタルローパ
スフィルタ55〜57と、２つの信号（すなわち、Ｂ−Ｙと
Ｒ−Ｙ）を合成し、色差合成信号を生成する合成回路60
と、色差合成信号の周波数成分に対応した所定の通過特
性を有するデジタルバンドパスフィルタ61と、デジタル
ローパスフィルタ57を通過したＹ（バイポーラバイナリ
ーコード化されたもの）およびBLKをデジタル加算する
加算回路62と、加算回路62の加算結果およびデジタルバ
ンドパスフィルタ61を通過した色差合成信号をデジタル
加算して複合映像信号を生成する加算回路63と、を含ん
で構成されている。
次に、作用を説明する。
一般に、NTSC（national television System Comitte
e）方式のカラー画像処理システムでは、画情報の伝送
を、２つの色差合成信号Ｂ−Ｙ、Ｒ−Ｙおよび輝度信号
Ｙを合成した複合映像信号により行っており、複合映像
信号は、カメラから出力された原画信号Ｒ・Ｇ・Ｂを画
像処理して作られる。従来、このような画像処理におい
ては、アナログ処理が一般的であったが、回路動作の安
定性といった面からはデジタル画像処理への移行が望ま
しい。
e）方式のカラー画像処理システムでは、画情報の伝送
を、２つの色差合成信号Ｂ−Ｙ、Ｒ−Ｙおよび輝度信号
Ｙを合成した複合映像信号により行っており、複合映像
信号は、カメラから出力された原画信号Ｒ・Ｇ・Ｂを画
像処理して作られる。従来、このような画像処理におい
ては、アナログ処理が一般的であったが、回路動作の安
定性といった面からはデジタル画像処理への移行が望ま
しい。
この種のデジタル処理を行うエンコーダ装置として
は、例えば第５図の変換回路51〜53に代えて、先に従来
例で説明した第６図のコード変換器２を使用したものが
あるが、このものでは、回路規模が増大してコストの面
で好ましくなかった。
は、例えば第５図の変換回路51〜53に代えて、先に従来
例で説明した第６図のコード変換器２を使用したものが
あるが、このものでは、回路規模が増大してコストの面
で好ましくなかった。
これに対し、本実施例の構成によれば、従来のもの
（第６図のコード変換器２）に比して小規模のコード変
換器10（第１実施例で述べたもの）を含んだ変換回路51
〜53によってエンコーダ装置50を構成しているので、近
時の要求に応えた高安定性と、低コスト化を図ったエン
コーダ装置を実現することができる。
（第６図のコード変換器２）に比して小規模のコード変
換器10（第１実施例で述べたもの）を含んだ変換回路51
〜53によってエンコーダ装置50を構成しているので、近
時の要求に応えた高安定性と、低コスト化を図ったエン
コーダ装置を実現することができる。
本発明によれば、回路規模の増大を招くことなく、バ
イナリーコード化信号をバイポーラバイナリーコード化
信号に変換することのできるコード変換器を実現するこ
とができる。
イナリーコード化信号をバイポーラバイナリーコード化
信号に変換することのできるコード変換器を実現するこ
とができる。
また、このコード変換器を、複合化映像信号を生成す
るエンコーダ装置の構成に含めた場合、コスト的に優れ
たエンコーダ装置を実現することができる。
るエンコーダ装置の構成に含めた場合、コスト的に優れ
たエンコーダ装置を実現することができる。
第１図は本発明の原理ブロック図、 第２〜４図は本発明の第１実施例を示す図であり、 第２図はその構成図、 第３図は第２図における演算回路の構成図、 第４図はその作用を説明する波形図である。 第５図は本発明の第２実施例を示すその構成図である。 第６〜９図は従来のコード変換器を示す図であり、 第６図はその構成図、 第７図はそのアナログ信号の波形図、 第８図はそのバイナリーコード化信号を示す図、 第９図はそのバイポーラバイナリーコード化信号を示す
図である。 10……コード変換器、 22……ラッチ回路（抽出手段）、 25……演算回路（２補数変換手段、生成手段） 50……エンコーダ装置、 51、52、53……変換回路。
図である。 10……コード変換器、 22……ラッチ回路（抽出手段）、 25……演算回路（２補数変換手段、生成手段） 50……エンコーダ装置、 51、52、53……変換回路。
Claims (2)
- 【請求項１】外部から入力されるタイミング信号に同期
して、所定の電圧レベルにオフセットされ、該電圧レベ
ルの極性側で任意に変化するバイナリーコード化された
入力信号が印加され、前記タイミング信号に同期して、
前記入力信号を抽出、保持するとともに、前記電圧レベ
ルを全入力信号に共通する基準電圧として出力する抽出
手段（ａ）と、 該抽出手段（ａ）により、抽出、出力された前記基準電
圧を２補数に変換する２補数変換手段（ｂ）と、 該２補数変換手段（ｂ）の出力信号と前記入力信号とを
加算して前記オフセットを修正するとともに、極性ビッ
トを付加したバイポーラバイナリーコード化出力信号を
生成する生成手段（ｃ）と、 を備えたことを特徴とするコード変換器。 - 【請求項２】バイナリーコード化された少なくとも色差
信号および輝度信号を、前記請求項１記載のコード変換
器により、それぞれバイポーラバイナリーコード化信号
に変換し、該変換されたそれぞれの信号を合成して複合
映像信号を生成することを特徴とするエンコーダ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082748A JP2716140B2 (ja) | 1988-04-04 | 1988-04-04 | コード変換器及びエンコーダ装置 |
| US07/330,528 US4973973A (en) | 1988-04-04 | 1989-03-30 | Code converter and encoder for converting a unipolar binary coded signal into a bipolar binary coded signal |
| DE68927505T DE68927505T2 (de) | 1988-04-04 | 1989-04-03 | Kode-Umsetzer und -Kodierer unter Verwendung eines solchen Umsetzers |
| EP89303273A EP0336681B1 (en) | 1988-04-04 | 1989-04-03 | Code converter and encoder including the same |
| KR8904458A KR920010217B1 (en) | 1988-04-04 | 1989-04-04 | Code converter and encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082748A JP2716140B2 (ja) | 1988-04-04 | 1988-04-04 | コード変換器及びエンコーダ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01255322A JPH01255322A (ja) | 1989-10-12 |
| JP2716140B2 true JP2716140B2 (ja) | 1998-02-18 |
Family
ID=13783047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63082748A Expired - Lifetime JP2716140B2 (ja) | 1988-04-04 | 1988-04-04 | コード変換器及びエンコーダ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4973973A (ja) |
| EP (1) | EP0336681B1 (ja) |
| JP (1) | JP2716140B2 (ja) |
| KR (1) | KR920010217B1 (ja) |
| DE (1) | DE68927505T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661480A (en) * | 1995-09-18 | 1997-08-26 | Lucent Technologies Inc. | Analog-to-digital converters with reduced power and area using offset current compensation |
| AU2003267307A1 (en) * | 2002-09-20 | 2004-04-08 | Technotrans America, Inc. | Bistable converter in a spray dampening system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR96419E (fr) * | 1968-10-03 | 1972-06-30 | Telecomm Radioelectriques & Te | Transmissions téléphoniques par systeme multiplex a modulation par impulsions codées. |
| US3786490A (en) * | 1972-04-20 | 1974-01-15 | Bell Telephone Labor Inc | Reversible 2{40 s complement to sign-magnitude converter |
| US3824589A (en) * | 1972-12-26 | 1974-07-16 | Ibm | Complementary offset binary converter |
| JPS5028969A (ja) * | 1973-07-14 | 1975-03-24 | ||
| CA1068822A (en) * | 1974-06-24 | 1979-12-25 | Ching-Long Song | Digital to analog converter for a communication system |
| DE2636241A1 (de) * | 1976-08-12 | 1978-02-16 | Telefonbau & Normalzeit Gmbh | Verfahren zur umwandlung von pam-signalen einer fernmelde-, insbesondere fernsprechvermittlungsanlage in pcm-signale |
| GB1580447A (en) * | 1976-12-01 | 1980-12-03 | Post Office | Code converters |
| JPS5489546A (en) * | 1977-12-27 | 1979-07-16 | Mitsubishi Heavy Ind Ltd | Signal processing system |
| US4520347A (en) * | 1982-11-22 | 1985-05-28 | Motorola, Inc. | Code conversion circuit |
-
1988
- 1988-04-04 JP JP63082748A patent/JP2716140B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-30 US US07/330,528 patent/US4973973A/en not_active Expired - Fee Related
- 1989-04-03 EP EP89303273A patent/EP0336681B1/en not_active Expired - Lifetime
- 1989-04-03 DE DE68927505T patent/DE68927505T2/de not_active Expired - Fee Related
- 1989-04-04 KR KR8904458A patent/KR920010217B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE68927505D1 (de) | 1997-01-16 |
| EP0336681B1 (en) | 1996-12-04 |
| KR920010217B1 (en) | 1992-11-21 |
| EP0336681A2 (en) | 1989-10-11 |
| KR890016776A (ko) | 1989-11-30 |
| US4973973A (en) | 1990-11-27 |
| JPH01255322A (ja) | 1989-10-12 |
| DE68927505T2 (de) | 1997-04-03 |
| EP0336681A3 (en) | 1992-08-26 |
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