JPH012419A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ６発明の概要 Ｃ０従来の技術 り１発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ８作用 Ｇ、実施例 Ｇ−１，一実施例の概略構成（第１回）Ｇ−２，一実施
例の要部説明（第２図、第３図）Ｇ−３，他の実施例（
第４図） Ｈ１発明の効果 Ａ、産業上の利用分野 本発明は、ＰＬＬ　（フェーズ・ロックド・ループ）回
路に関し、特に、入力信号の周波数が雑音等により乱れ
た場合にもＰＬＬ動作に悪影響を与えることのないよう
なＰＬＬ回路に関するものである。

Ｂ１発明の概要 本発明は、ＰＬＬ出力出力クロノ式力信号のりロック成
分に位相同期させるＰＬＬ回路において、少なくともＰ
ＬＬ出力クロックに基づく周波数情報を少なくとも一つ
の境界周波数と比較して該境界の内か外かを判別し、境
界から外れているときには、ＰＬＬ出力クロックの周波
数杏所定の３ン％周波数に強制的に設定することにより
、入力信号の周波数がＰＩＩ音等により乱れた場合にも
Ｐ　１．　Ｌ出カクロノクを大幅に乱すことなく、また
、正常な入力に戻ったときの１７７り引き込め時間を短
縮可能とするものである。

Ｃ０従来の技術 ディジタル信号を例えば記録・再生して１１られた信号
からデータを読み取る際には、ピノ（・抜き出しのため
のクロック信号（いわゆるピントクロツタ信号）が必要
とされる。このような入力信号に対して同期のとれたク
ロック（３号を得るために、ＰＬＬ　（フェーズ・ロッ
クド・ループ）回路が用いられる。この他、一般にクロ
ック成分を含む信号が供給され、該クロック成分に対し
て同期がとられたクロック信号を得ようとする場合に、
Ｐ　Ｉ。

Ｌ回路が多く用いられている。

Ｄ１発明が解決しようとする問題点 ところで、いわゆるＤＡＴ　（ディジタル・オーディオ
・テープレコーダ）に用いられるＰＬＬ回路を考慮する
とき、ＤＡＴの再生へノドにて再生されてＰＬＬ回路に
入力される信号は、例えば第５図へに示すように間歇的
に表れる。これは、２ヘツドの回転ドラムにテープが略
々９０’　の角度範囲で巻き付けられていることより、
回転ドラムの１／４回転毎に信号再生区間Ｔ□と無信号
区間ＴＮＳとが交互に表れるからであり、この再生信号
に対するＰＬＬ出力クロりク信ぢの周波数は、例えば第
５図Ｂのようになる。この第５図から明らかなように、
ＰＬＬ出力クロック信号の周波数は、信号再生区間Ｔｌ
１Ｆでは略々一定の周波数でロックされるのに対し、無
信号区間Ｔ、ｌｓでは！’！音の周波数成分等に応じて
大きくずれた周波数に移行してしまう、また、無信号区
間ＴＮＳから信号再生区間ＴＲ？に戻った直後において
は、上記一定の周波数にロックするまでにある程度の引
き込み期間を要し、その間のデータは読み取ることがで
きないことになってしまう、さらに、上記無信号区間Ｔ
１において、ＰＬＬ出力クロックの周波数がＰＬＬのロ
ックレンジを外れてしまうと、信号再生区間ＴＩＦに戻
ってもロックすることがてきなくなってしまう。

本発明は、このような実情に鑑みてなされたものであり
、ＤＡＴ再生信号中の電信ぢ区間等のように正常なりロ
ック成分が含まれないときや入力信号周波数の乱れが激
しいときでも、ＰＬＬ動作に悪影響を与えることがなく
、正常状態に復帰したときにロックするまでの引き込み
時間を短縮し得るようなＰＬＬ回路の提供を目的とする
。

Ｅ８問題点を解決するための手段 本発明に係るＰＬＬ回路は、上述の問題点を解決するた
めに、入力信号と出力信号との間の位相誤差を検出し、
この位相誤差に応じて出力１３号の周波数を制御するＰ
ＬＬ回路において、少なくとも上記出力信号に基づく周
波数情報を少なくとも一つの境界周波数と比較し境界内
か否かを判別する判別手段と、この判別手段からの出力
に応じて上記出力信号の周波数を所定の基準周波数に強
制的に設定する周波数強制設定手段とを備えて成ること
を特徴としている。

Ｆ１１作用 雑音等により入力信号の周波数が大幅に乱れ、Ｐ　Ｌ　
Ｌ出力信号等が所定の境界周波数を越えた場合には、Ｐ
ＬＬ出力信号の周波数を強制的に所定の基準周波数に設
定しているため、ＰＬＬ出力の周波数が大幅に乱れるこ
とを有効に防止でき、また、正常な入力に戻ったときの
ロック引き込み時間を短縮できる。

Ｇ、実施例 Ｇ−１，一実施例の概略構成（第１図）以下、本発明に
係るＰＬＬ回路のいくつかの実施例について、図面を参
照しながら説明する。

第１図は本発明をＤＡＴ用のディジタルＰ　Ｌ　Ｌｕ路
に適用した第１の実施例の全体構成を示すブロック回路
図である。

この第１図において、位相誤差検出回路部１０の入力端
子１には、例えば記録媒体から再生され、波形等化をさ
れた信号ＳＩＮが供給されている。この入力（３・号Ｓ
ＩＮは、ビットクロック周波￥ｋ　ｆ　ａｔが例えば９
．４ＭＨｚとなっており、このビットクロックの周！Ｉ
ＩＩ　Ｔ　ＩＩ　Ｔの整数倍の間隔で該信号ＳＩＨのエ
ツジ（トランジェント）が得−られる。この入力信号Ｓ
１はエツジ検出回路１１に送られて、信号波形のエツジ
の検出がなされる。このエツジ検出回路１１からの出力
は、シフトレジスタ１２に送られて並列データに変換さ
れ、ラッチ回路１３、エリアセレクト回路１４ａ、１４
ｂ、位置・数（直変換回路１５及びフィルタ１６を介す
ことにより位相誤差が検出される。

入力端子２には、上記周波数ｆ、の整数倍の周波数ｒ１
４ｓ、例えば５６．４　ＭＨｚ　（−６ｆ　ｍｙ）の高
速マスククロックＣＫ□が供給されている。このマスク
クロックＣＫ、Ｓは、上記位相誤差検出回路部ｌＯのエ
ツジ検出回路１１及びシフトレジスタ１２に送られると
ともに、最終的な出力クロックＣＫＯｔ＋Ｔを発生する
出力クロック発生回路部２０のカウンタ２１に送られる
。このカウンタ２１からのカウント出力は、比較器２２
に送られ、この比較器２２において加算器２３からの可
変周期累積データと比較される。この加算器２３は、三
つの人力を加算するものであり、この加算出力をランチ
回路２４を介して１つの入力に戻すことにより累積的な
加算を行うように構成されている。３人力加算器２３の
他の二つの入力としては、上記位相誤差検出回路部１０
からの位相誤差補正データと、周期データ検出回路部３
０からの検出周期データとが供給されている。

周期データ検出回路部３０は、上記出力クロックＣＫｏ
ｕｙの周期Ｔ。Ｕアを検出するものであり、−ｍ　的に
は、該出力クロックＣＫｏａｔのパルス間（１周期内）
のマスタクロックＣＫ、ｓのパルス数をカウントするこ
とにより、該周期Ｔ。ｕ７を検出すればよいが、本実施
例においｔは、上記出方り口、りＣＫｏｕｖのパルスの
所定数Ｎ（Ｎは２以上の自然数）個分の周期ΣＴｏｏｒ
　　（説明を簡略化するためＮ・Ｔｏ。、とする）を上
記マスタクロックＣＫ、、でカウントし、そのカウント
値を１／Ｎ倍することにより、周期検出精度（あるいは
り屑能）を実質的にＮ倍に高めている。

すなわち、出力クロック発生回路部２０からの出力クロ
ックＣＫｏｕｔ　　（周波数ｆｏｕｒ）を、周期データ
検出回路部３０のＮａカウンタ（あるいは１／Ｎ分周器
）３１に送ることにより、上記周波数ｒｏｕｔの１／Ｎ
倍の周波数（周期はＮ−ＴＯｕｔ　）のカウント出力を
得、このカウント出力をカウンタ３２のゼロクリア端子
（リセット端子）に送っている。このカウンタ３２には
上記マスタクロックＣＫｓｓが供給されており、上記カ
ウント出力の周期Ｎ’Ｔｏ＋＋７の間のマスククロ・７
りＣＫ−のパルス数がカウントされることになる。この
カウンタ３２からのカウント出力は、上記マスククロッ
クＣＫ□を単位として上記出力クロックＣＫｏｕｙの周
期Ｔ。Ｕ、のＮ倍の期間を測定したものであり、このカ
ウント出力値をｌ／Ｎ倍することにより、出力クロック
周期データを得ることができる。ここで、上記Ｎ進カウ
ンタ３１のＮを２’　　（ｎは自然数）のように２の巾
乗の値に設定することにより、上記カウンタ３２からの
カウント出力値の１７Ｎ４Δの演算がビット・シフト操
作、あるいは並列出力データに対する小数点の位置の変
更のみで済む。

例えばカウンタ３１の進数Ｎを１６　（−２’　）Ｓこ
設定した場合には、カウンタ３２からのカウント出力値
を１７１６倍するために下位４ピントを小数点以下の値
と見なせばよい。

このようにして得られたカウンタ３２からの出力クロッ
ク周期データ（カウント出力値の１／１Ｇのデータ）は
、ランチ回路３３を介して上記出力クロック発生回路部
２０の加算器２３に送られるわけであるが、本発明実施
例においては、この出力クロック周期データを周期判別
回路３６に送り、この周期判別回路３６からの出力を周
期データ強制設定回路３７に送っている。ここで、周期
判別回路３６は、所定の上限、下限の各周波数に対応す
る周期と上記出力クロソク周期データとを比較し、該周
期データが所定周波数範囲に対応する周期範囲内に入っ
ているか否かを判別するものである。また１２′Ｉ期デ
ータ強制設定回路３７は、ラッチ回路２３と加算器２３
との間に挿入接続され°Ｃおり、上記周期判別回路３６
からの出力に応して、上記出力クロノク周期データをそ
のまま加算器２３に送ったり、該出力クロノク周期デー
タを所定の基準となる周期データに強制的に設定して加
ゴγ２器２３に送るものである。この加算器２３にて取
り扱われるデータについては、例えば８ピント並列デー
タの上位４ビツトを整数部、下位４ビツトを小数部と見
なしており、比較器２２へは、上位４ビツトの整数部の
データのみを送るようにしＣいる。

また、位相誤差検出回路部１０内の上記エリアセレクト
回路１４ａ、１４ｂは、上記ラッチ回路部３から４１ら
れる並列データのうち、位相誤差を検出すべき範囲とし
てのクロックの１周期の範囲内に相当するデータを選択
するものであり、このエリアセレクト回路１４ａ、１４
ｂからの出力が０ＲＩｉ回路１７を介してＪＫフリップ
ロンプ１８に送られている。このＪＫフリソブロソブ１
８のクロック入力端子には上記出力クロックＣＫｏｕ＋
が供給されており、該ＪＫフリップロップ１８のＱ出力
が再生データ出力となる。ここで上記エリアセレクト回
路１４ａ、１４ｂには、１周期間演算回路１９からの１
周期間範囲データが供給されている。この１周期間演算
回路１９は、上記ラッチ回路３３から上記周期データ強
制設定回路３７を介して得られる上記出力クロノク周期
データの１４を上記加算器２３の出力に加えたり、引い
たりして、上記１周期間範囲データを算出している。

Ｇ−２，一実施例の要部説明（第２図、第３図）次に、
本発明の要部となる上記周期判別回路３６及び周期デー
タ強制設定回路３７の具体的回路構成の一例について、
第２図を参照しながら説明する。

この第２図において、上記周期データ検出回路部３０の
ラッチ回路３３からの出力クロック周期データ（例えば
８ピント・データ）は、周期判別回路３６に上位４ビツ
トが、また周期データ強制設定回路３７に全８ビア）が
、それぞれ送られている０周期判別回路３６は、上記出
力クロック周期データが、所定周波数範囲に対応する周
期範囲内に入っているか否かを判別するものである。こ
の実施例の周期判別回路３６においては、例えば上記マ
スタクロンクＣＫｓｓの周期Ｔｌ４１の５倍（５Ｔ□）
以上から７倍（７Ｔｓｓ）未満までの範囲をＴｌ別する
ために、論理回路３（ｉＡ側で７以上を検出し、論理回
路３６Ｂ側で５未満を検出して、これらの論理回路３６
Ａ、３６Ｂからの出力をＯＲゲート３６Ｃで論理和演算
している。すなわち、上記出力クロソク周期データの全
８ビツトのうち、上位４ビア）が整数部を、下位４ビツ
トが小数部をそれぞれ表しており、論理回路３（ｉＡで
は０１１１、ｘｘｘｘ　（７以上８未満）１ｘｘｘ、ｘ
ｘｘｘ　（８以上） ただし、Ｘは任意（“θ′あるいは“ｌ”）を検出し、
論理回路３６Ｂでは ０１００、ｘｘｘｘ　（４以上５未溝）ＱＱｘｘ、ｘｘ
ｘｘ　（４未満） を検出している。ＯＲゲート３６Ｃからの出力は、直接
あるいはインバータ３６Ｄを介して周期データ強制設定
回路３７のＯＲゲートやＡＮＤゲートに送られている。

ここで周期データ強制設定回路３７は、上記出力クロッ
ク周期データの最上位ピント（ＭＳＢ）に対応してＡＮ
Ｄゲート３７ａが、第２位ピッ）　（２ＳＢ）及び第３
位ビア）（３５Ｂ）に対応してＯＲゲート３７ｂ及び３
７ｃが、第４位ビット（４ＳＢ）及び残りの下位４ビツ
トに対応してＡＮＤゲー）３７ｄ〜３７ｈがそれぞれ設
けられている。この周期データ強制設定回路３７のＡＮ
Ｄゲート３７ａ、３７ｄ　〜３７ｈには周期判別回路３
６のＯＲゲート３６Ｃからの出力がインバータ３６Ｄを
介して供給され、ＯＲゲー）３７ｂ、３７ｃにはＯＲゲ
ート３６Ｃからの出力が直接供給されている。従って、
上記出力クロツク周期データが上記所定の周波数範囲に
対応する周期範囲（５Ｔｘｓ以上、７Ｔ、３未満の範囲
）内にあるときは、周期判別回路３６のＯＲゲート３６
Ｃからの出力は０″　（インバータ３６Ｄからの出力が
パビ）となって、周期データ強制設定回路３７のＡＮＤ
ゲート３７　ａ、３７ｄ〜３７ｈ及びＯＲゲー）３７ｂ
、３７ｃのいずれもが上記ラッチ回路３３からの上記出
力りし１ツク周朋データの各ビットをそのまま通過させ
、上記出力クロツク発生回路部２０の加算器２３に送る
。これに対して、上記出力クロック周期データが上記周
期範囲（データ値で５以上７未満の範囲）を外れ、７以
上あるいは５未満となったときには、ＯＲゲート３ｆ３
Ｃかろの出力が１゛（インバータ３６Ｄからの出力が“
°Ｏ“）となり、周期データ強制設定回路３７の各ゲー
トは、入力の如何にかかわらずＡＮＤゲート３７ａ、３
７ｄ　〜３７ｈからの出力が°“Ｏ”に、ＯＲゲート３
７ｂ、３７ｃからの出力が“°ビに、それぞれ強制的に
設定されるから、８ビツトの周期データとしては、０１
１０．００００　（６，０） の基準値に強制設定されて上記加算器２３に送みれるこ
とになる。この具体例においては、基準となる周期デー
タを６．０としており、これは上記周！ＩＩＩ！囲（５
以上７未満）の略中心の値であるが、用途や状況等に応
じて境界値近くの値に強制設定するようにしてもよい。

以上のような構成の本発明実施例によれば、例えばＤＡ
Ｔからの再生信号（のエンベロープ）が第３図Ａのよう
になるとき、ＰＬＬからの出力クロック周波数は第３図
Ｂに示すように変化する。

ここで、エンベロープがＯの無信号区間ＴＮｓにおいて
は、ＰＬＬ出力クロりク周波数が大きく変動し得るが、
所定の上限周波数ｆ　ａ（’　ｆ　、ｃ１５）と下限周
波数ｆ　ｂ（−ｆ　、ｃ／７）との間の範囲を外れたと
きには、強制的に該周波数範囲の略々中心の基準の周波
数ｆ　ｃ（””　ｆ　Ｍｅ／６）に設定されるから、従
来（破線参照）のような大幅な周波数のずれが有効に抑
えられ、次の信号再生区間ＴＩＦに入ったときの引き込
み期間を短くすることができる。また、無信号区間ＴＨ
ｓの間の周波数のずれが太き（なり過ぎて、次の信号再
生区間ＴＩＰに戻ってもロングすることができなくなる
ような不都合も未然に防止できる。

なお、周波数のずれが大きいほど、中心周波数ｆｃに向
かっての引き込み力が弱く、不確実なものになる。また
周波数のずれが大きい場合には、引き込みの途中でいわ
ゆる疑領ロックが生じ、正しいロンク周彼数まで引き込
まない虞れもある。

これに対して、本発明実施例によれば、無信号時の周波
数のずれを小さく抑えることが容易に実現できるため、
このような不具合はなくなる。

Ｇ−３，池の実施例（第４図） ところで、層上の実施例は、本発明をディジタルＰＬＬ
に適用した例であるが、アナログＰＬＬにも容易に適用
ＯＪ能である。

すなわち、第４図は本発明の他の実施例となるＰＬＬ回
路を示しており、この第・１図において、入力端子ｌに
供給される入力信号は、例えば前述の実施例と同様に、
ＤＡＴの回転ヘッドから再生された信号等のようにクロ
ック成分を含む信号であり、ＰＬＬ回路はこのクロック
成分に対して位相同期をとるものである。

端子ｌからの入力信号は、位相比較回路４１にてＰＬＬ
出力クロック信号と位相比較され、その比較出力信号は
ＬＰＦ　（ローパスフィルタ）４２等により位相誤差を
示す電圧信号となって、切換スイッチ４３の被選択端子
ａを介しｖｃｏ　（を圧制御型発振器）４４に供給され
る。このＶＣＯ４４からの信号が、ＰＬＬからの出力ク
ロック成分として出力端子３から取り出されるとともに
上記位相比較器４１に供給される。

ここで、上記ＬＰＦ４２からの位（口数差電圧信号は、
所定の周波数範囲内に入っているか否かを判別するため
の周波数判別回路４５に供給され、前記所定の周波数範
囲の境界（上限及び下ｔｌＴりに対応する電圧Ｖ、　、
Ｖ、と比較される。すなわち上記位相誤差電圧は、いわ
ゆるＯＰアンプ（演’Ｌ’ｔ増幅器）を用いた電圧比較
回路４５ａ、４５ｂにより、それぞれ下限電圧ｖ１、上
限電圧■２との比較が行われ、誤差電圧が下限電圧■１
よりも低いかあるいは上＠電圧ｖ２よりも高いとき、Ｏ
Ｒ回路４５ｃからの出力が“１″′となり、上記所定の
周波数範囲から外れていることが判別される。

この周波数判別回路４５のＯＲ回路４５ｃからの判別出
力により上記切換スイッチ４３が切換制御され、判別出
力が°“０”のとき被選択端子ａ側に、判別出力が°°
ｌ′のとき被選択端子す側に、それぞれ切換接続される
。切換スイッチ４３の被選択端子すには、上記ＶＣＯ４
４を所定の基準となる周波数に強制設定するための周波
数強制設定回路４Ｇが接続されている。すなわち、ＶＣ
Ｏ４４を上記所定の基準周波数に設定するための制御電
圧を■。とするとき、周波数強制設定回路４６は、この
基準電圧ｖ０が非反転入力端子に印加されている負帰還
構成のＯＰアンプ回路４６ａにより構成できる。

以上のようにして、出力端子３からのＰＬＬ出カクロソ
クツク数が所定の周波数範囲内にあるときは、上記位相
誤差電圧は上記境界電圧（下限電圧ｖ１、上限電圧Ｖ２
）の範囲内にあり、周波数判別回路４５からの判別出力
は“０°”で、切換スイッチ４３は被選択端子ａ側に切
換接続されており、位相誤差電圧がＶＣＯ４４に供給さ
れる通常のＰＬＬ動作が行われる。これに対して、前述
したＤＡＴ再生信号の無信号区間ＴＮＳのように、端子
１に供給される入力信号のクロック周波数成分が大きく
乱れている場合には、上記位相誤差電圧は上記境界電圧
の範囲から外れ、周波数判別回路４５からの判別出力が
′°１”となって、切換スイッチ４３は被選択端子す側
に切換接続され、周波数強制設定回路４６からの上記基
準電圧ｖ０がＶＣ０４４に供給されるから、入力信号の
周波数成分にかかわらずＶＣＯ４４は所定の基準となる
周波数で発振する。

従って、このようなアナログＰＬＬ回路においても、雑
音や信号欠落等により入力周波数が大幅に乱れ、位相誤
差信号等が所定の境界周波数に対応するレベルを越えた
場合には、ＶＣＯ４４の発振周波数を強制的に所定の基
準周波数に制御しているため、ＰＬＬ出力の周波数が大
幅に乱れることを防止でき、また正常入力信号に復帰し
たときのＰＬＬのロック引き込み時間を短縮できる。

なお本発明は、上述の実施例のみに限定されるものでは
なく、例えば、上記入力信号はＤＡＴからの再生信号に
限定されず、各種記録再生装置からの再生信号や伝送系
を介して送信され受信された信号等を使用できる。また
、各クロック周波数等は上述の例に限定されず、強制設
定される基準周波数は、所定の周波数範囲の中央の値で
なくとも、上限あるいは下限近傍の値でもよい。さらに
、周波数のずれる方向が一方に略々法まっている場合等
には、上限、下限のいずれか一方の周波数値のみを境界
値として用いるようにしてもよい、この他、本発明の要
旨を逸脱しない範囲で種々の変更が可能である。

Ｈ９発明の効果 本発明に係るＰＬＬ回路によれば、ＰＬＬ出力信号等が
所定の境界周波数を越えたときには、ＰＬＬ出力信号の
周波数を強制的に所定の基準周波数に制御されるから、
ＰＬＬ出力の周波数が大幅に乱れることを有効に防止で
き、正常な入力信号に復帰したときのロック引き込み時
間を短縮できるとともに、ロック可能な周波数範囲を越
えないようにしてロックできなくなる不都合を未然に防
止できる。また、境界周波数を適切な値に設定すること
で、いわゆる疑偵ロンクを防止できる。

特に、ＤＡＴからの再生信号中のクロック成分に対して
同期をとろうとする場合には、従来において、再生信号
のエンベロープ検出回路を設け、エンベロープが極めて
小さくなる上記無信号区間Ｔ、Ｈの間はＰＬＬのループ
を切って、直前の周波数を次にエンベロープが大きくな
る上記信号再生区間Ｔ□の開始時まで保持しておくよう
な方法がとられていたが、この方法では、ＰＬＬの付屈
回路が大きくなり過ぎる欠点があり、また、エンベロー
プ検出回路のような大きなアナログ回路が必要となり、
ディジタル化によるオールＩＣ化や無調整化等の障害と
なる。これに対して、本発明のＰ　ｉ、　Ｌ回路によれ
ば、ＰＬＬの付属回路が小さくて済み、アナログ回路が
不要でディジタル化が容易に達成できるという利点もあ
る。

【図面の簡単な説明】

第１図は本発明に係るＰＬＬ回路の一実施例を示すブロ
ック回路図、第２図は該実施例の要部を示す回路図、第
３図は該実施例の動作を説明するためのタイムチャート
、第４図は本発明の他の実施例を示すブロック回路図、
第５図は従来例の動作を説明するためのタイムチャート
である。 ｌＯ・・・位相誤差検出回路部 １１・・・エツジ検出回路 ２０・・・出力クロック発生回路部 ２１・・・カウンタ ２２・・・比較器 ２゛３・・・３人力加算器 ３０・・・周期データ検出回路部 ３１．３２・・・カウンタ ３３・・・ラッチ回路 ３６・・・周期判別回路 朝 ３７・・・周杉データ強制設定回路 ４５・・・周波数判別回路 ４６・・・周波数強制設定回路

Claims (1)

1. 【特許請求の範囲】 入力信号と出力信号との間の位相誤差を検出し、この位
   相誤差に応じて出力信号の周波数を制御するＰＬＬ回路
   において、 少なくとも上記出力信号に基づく周波数情報を少なくと
   も一つの境界周波数と比較し境界内か否かを判別する判
   別手段と、 この判別手段からの出力に応じて上記出力信号の周波数
   を所定の基準周波数に強制的に設定する周波数強制設定
   手段とを備えて成ることを特徴とするＰＬＬ回路。