JPH012419A - Pll回路 - Google Patents
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- JPH012419A JPH012419A JP62-158516A JP15851687A JPH012419A JP H012419 A JPH012419 A JP H012419A JP 15851687 A JP15851687 A JP 15851687A JP H012419 A JPH012419 A JP H012419A
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- 238000001514 detection method Methods 0.000 description 14
- 230000000737 periodic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000003708 edge detection Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
A、産業上の利用分野
B6発明の概要
C0従来の技術
り1発明が解決しようとする問題点
E1問題点を解決するための手段
F8作用
G、実施例
G−1,一実施例の概略構成(第1回)G−2,一実施
例の要部説明(第2図、第3図)G−3,他の実施例(
第4図) H1発明の効果 A、産業上の利用分野 本発明は、PLL (フェーズ・ロックド・ループ)回
路に関し、特に、入力信号の周波数が雑音等により乱れ
た場合にもPLL動作に悪影響を与えることのないよう
なPLL回路に関するものである。
例の要部説明(第2図、第3図)G−3,他の実施例(
第4図) H1発明の効果 A、産業上の利用分野 本発明は、PLL (フェーズ・ロックド・ループ)回
路に関し、特に、入力信号の周波数が雑音等により乱れ
た場合にもPLL動作に悪影響を与えることのないよう
なPLL回路に関するものである。
B1発明の概要
本発明は、PLL出力出力クロノ式力信号のりロック成
分に位相同期させるPLL回路において、少なくともP
LL出力クロックに基づく周波数情報を少なくとも一つ
の境界周波数と比較して該境界の内か外かを判別し、境
界から外れているときには、PLL出力クロックの周波
数杏所定の3ン%周波数に強制的に設定することにより
、入力信号の周波数がPII音等により乱れた場合にも
P 1. L出カクロノクを大幅に乱すことなく、また
、正常な入力に戻ったときの177り引き込め時間を短
縮可能とするものである。
分に位相同期させるPLL回路において、少なくともP
LL出力クロックに基づく周波数情報を少なくとも一つ
の境界周波数と比較して該境界の内か外かを判別し、境
界から外れているときには、PLL出力クロックの周波
数杏所定の3ン%周波数に強制的に設定することにより
、入力信号の周波数がPII音等により乱れた場合にも
P 1. L出カクロノクを大幅に乱すことなく、また
、正常な入力に戻ったときの177り引き込め時間を短
縮可能とするものである。
C0従来の技術
ディジタル信号を例えば記録・再生して11られた信号
からデータを読み取る際には、ピノ(・抜き出しのため
のクロック信号(いわゆるピントクロツタ信号)が必要
とされる。このような入力信号に対して同期のとれたク
ロック(3号を得るために、PLL (フェーズ・ロッ
クド・ループ)回路が用いられる。この他、一般にクロ
ック成分を含む信号が供給され、該クロック成分に対し
て同期がとられたクロック信号を得ようとする場合に、
P I。
からデータを読み取る際には、ピノ(・抜き出しのため
のクロック信号(いわゆるピントクロツタ信号)が必要
とされる。このような入力信号に対して同期のとれたク
ロック(3号を得るために、PLL (フェーズ・ロッ
クド・ループ)回路が用いられる。この他、一般にクロ
ック成分を含む信号が供給され、該クロック成分に対し
て同期がとられたクロック信号を得ようとする場合に、
P I。
L回路が多く用いられている。
D1発明が解決しようとする問題点
ところで、いわゆるDAT (ディジタル・オーディオ
・テープレコーダ)に用いられるPLL回路を考慮する
とき、DATの再生へノドにて再生されてPLL回路に
入力される信号は、例えば第5図へに示すように間歇的
に表れる。これは、2ヘツドの回転ドラムにテープが略
々90’ の角度範囲で巻き付けられていることより、
回転ドラムの1/4回転毎に信号再生区間T□と無信号
区間TNSとが交互に表れるからであり、この再生信号
に対するPLL出力クロりク信ぢの周波数は、例えば第
5図Bのようになる。この第5図から明らかなように、
PLL出力クロック信号の周波数は、信号再生区間Tl
1Fでは略々一定の周波数でロックされるのに対し、無
信号区間T、lsでは!’!音の周波数成分等に応じて
大きくずれた周波数に移行してしまう、また、無信号区
間TNSから信号再生区間TR?に戻った直後において
は、上記一定の周波数にロックするまでにある程度の引
き込み期間を要し、その間のデータは読み取ることがで
きないことになってしまう、さらに、上記無信号区間T
1において、PLL出力クロックの周波数がPLLのロ
ックレンジを外れてしまうと、信号再生区間TIFに戻
ってもロックすることがてきなくなってしまう。
・テープレコーダ)に用いられるPLL回路を考慮する
とき、DATの再生へノドにて再生されてPLL回路に
入力される信号は、例えば第5図へに示すように間歇的
に表れる。これは、2ヘツドの回転ドラムにテープが略
々90’ の角度範囲で巻き付けられていることより、
回転ドラムの1/4回転毎に信号再生区間T□と無信号
区間TNSとが交互に表れるからであり、この再生信号
に対するPLL出力クロりク信ぢの周波数は、例えば第
5図Bのようになる。この第5図から明らかなように、
PLL出力クロック信号の周波数は、信号再生区間Tl
1Fでは略々一定の周波数でロックされるのに対し、無
信号区間T、lsでは!’!音の周波数成分等に応じて
大きくずれた周波数に移行してしまう、また、無信号区
間TNSから信号再生区間TR?に戻った直後において
は、上記一定の周波数にロックするまでにある程度の引
き込み期間を要し、その間のデータは読み取ることがで
きないことになってしまう、さらに、上記無信号区間T
1において、PLL出力クロックの周波数がPLLのロ
ックレンジを外れてしまうと、信号再生区間TIFに戻
ってもロックすることがてきなくなってしまう。
本発明は、このような実情に鑑みてなされたものであり
、DAT再生信号中の電信ぢ区間等のように正常なりロ
ック成分が含まれないときや入力信号周波数の乱れが激
しいときでも、PLL動作に悪影響を与えることがなく
、正常状態に復帰したときにロックするまでの引き込み
時間を短縮し得るようなPLL回路の提供を目的とする
。
、DAT再生信号中の電信ぢ区間等のように正常なりロ
ック成分が含まれないときや入力信号周波数の乱れが激
しいときでも、PLL動作に悪影響を与えることがなく
、正常状態に復帰したときにロックするまでの引き込み
時間を短縮し得るようなPLL回路の提供を目的とする
。
E8問題点を解決するための手段
本発明に係るPLL回路は、上述の問題点を解決するた
めに、入力信号と出力信号との間の位相誤差を検出し、
この位相誤差に応じて出力13号の周波数を制御するP
LL回路において、少なくとも上記出力信号に基づく周
波数情報を少なくとも一つの境界周波数と比較し境界内
か否かを判別する判別手段と、この判別手段からの出力
に応じて上記出力信号の周波数を所定の基準周波数に強
制的に設定する周波数強制設定手段とを備えて成ること
を特徴としている。
めに、入力信号と出力信号との間の位相誤差を検出し、
この位相誤差に応じて出力13号の周波数を制御するP
LL回路において、少なくとも上記出力信号に基づく周
波数情報を少なくとも一つの境界周波数と比較し境界内
か否かを判別する判別手段と、この判別手段からの出力
に応じて上記出力信号の周波数を所定の基準周波数に強
制的に設定する周波数強制設定手段とを備えて成ること
を特徴としている。
F11作用
雑音等により入力信号の周波数が大幅に乱れ、P L
L出力信号等が所定の境界周波数を越えた場合には、P
LL出力信号の周波数を強制的に所定の基準周波数に設
定しているため、PLL出力の周波数が大幅に乱れるこ
とを有効に防止でき、また、正常な入力に戻ったときの
ロック引き込み時間を短縮できる。
L出力信号等が所定の境界周波数を越えた場合には、P
LL出力信号の周波数を強制的に所定の基準周波数に設
定しているため、PLL出力の周波数が大幅に乱れるこ
とを有効に防止でき、また、正常な入力に戻ったときの
ロック引き込み時間を短縮できる。
G、実施例
G−1,一実施例の概略構成(第1図)以下、本発明に
係るPLL回路のいくつかの実施例について、図面を参
照しながら説明する。
係るPLL回路のいくつかの実施例について、図面を参
照しながら説明する。
第1図は本発明をDAT用のディジタルP L Lu路
に適用した第1の実施例の全体構成を示すブロック回路
図である。
に適用した第1の実施例の全体構成を示すブロック回路
図である。
この第1図において、位相誤差検出回路部10の入力端
子1には、例えば記録媒体から再生され、波形等化をさ
れた信号SINが供給されている。この入力(3・号S
INは、ビットクロック周波¥k f atが例えば9
.4MHzとなっており、このビットクロックの周!I
II T II Tの整数倍の間隔で該信号SIHのエ
ツジ(トランジェント)が得−られる。この入力信号S
1はエツジ検出回路11に送られて、信号波形のエツジ
の検出がなされる。このエツジ検出回路11からの出力
は、シフトレジスタ12に送られて並列データに変換さ
れ、ラッチ回路13、エリアセレクト回路14a、14
b、位置・数(直変換回路15及びフィルタ16を介す
ことにより位相誤差が検出される。
子1には、例えば記録媒体から再生され、波形等化をさ
れた信号SINが供給されている。この入力(3・号S
INは、ビットクロック周波¥k f atが例えば9
.4MHzとなっており、このビットクロックの周!I
II T II Tの整数倍の間隔で該信号SIHのエ
ツジ(トランジェント)が得−られる。この入力信号S
1はエツジ検出回路11に送られて、信号波形のエツジ
の検出がなされる。このエツジ検出回路11からの出力
は、シフトレジスタ12に送られて並列データに変換さ
れ、ラッチ回路13、エリアセレクト回路14a、14
b、位置・数(直変換回路15及びフィルタ16を介す
ことにより位相誤差が検出される。
入力端子2には、上記周波数f、の整数倍の周波数r1
4s、例えば56.4 MHz (−6f my)の高
速マスククロックCK□が供給されている。このマスク
クロックCK、Sは、上記位相誤差検出回路部lOのエ
ツジ検出回路11及びシフトレジスタ12に送られると
ともに、最終的な出力クロックCKOt+Tを発生する
出力クロック発生回路部20のカウンタ21に送られる
。このカウンタ21からのカウント出力は、比較器22
に送られ、この比較器22において加算器23からの可
変周期累積データと比較される。この加算器23は、三
つの人力を加算するものであり、この加算出力をランチ
回路24を介して1つの入力に戻すことにより累積的な
加算を行うように構成されている。3人力加算器23の
他の二つの入力としては、上記位相誤差検出回路部10
からの位相誤差補正データと、周期データ検出回路部3
0からの検出周期データとが供給されている。
4s、例えば56.4 MHz (−6f my)の高
速マスククロックCK□が供給されている。このマスク
クロックCK、Sは、上記位相誤差検出回路部lOのエ
ツジ検出回路11及びシフトレジスタ12に送られると
ともに、最終的な出力クロックCKOt+Tを発生する
出力クロック発生回路部20のカウンタ21に送られる
。このカウンタ21からのカウント出力は、比較器22
に送られ、この比較器22において加算器23からの可
変周期累積データと比較される。この加算器23は、三
つの人力を加算するものであり、この加算出力をランチ
回路24を介して1つの入力に戻すことにより累積的な
加算を行うように構成されている。3人力加算器23の
他の二つの入力としては、上記位相誤差検出回路部10
からの位相誤差補正データと、周期データ検出回路部3
0からの検出周期データとが供給されている。
周期データ検出回路部30は、上記出力クロックCKo
uyの周期T。Uアを検出するものであり、−m 的に
は、該出力クロックCKoatのパルス間(1周期内)
のマスタクロックCK、sのパルス数をカウントするこ
とにより、該周期T。u7を検出すればよいが、本実施
例においtは、上記出方り口、りCKouvのパルスの
所定数N(Nは2以上の自然数)個分の周期ΣToor
(説明を簡略化するためN・To。、とする)を上
記マスタクロックCK、、でカウントし、そのカウント
値を1/N倍することにより、周期検出精度(あるいは
り屑能)を実質的にN倍に高めている。
uyの周期T。Uアを検出するものであり、−m 的に
は、該出力クロックCKoatのパルス間(1周期内)
のマスタクロックCK、sのパルス数をカウントするこ
とにより、該周期T。u7を検出すればよいが、本実施
例においtは、上記出方り口、りCKouvのパルスの
所定数N(Nは2以上の自然数)個分の周期ΣToor
(説明を簡略化するためN・To。、とする)を上
記マスタクロックCK、、でカウントし、そのカウント
値を1/N倍することにより、周期検出精度(あるいは
り屑能)を実質的にN倍に高めている。
すなわち、出力クロック発生回路部20からの出力クロ
ックCKout (周波数four)を、周期データ
検出回路部30のNaカウンタ(あるいは1/N分周器
)31に送ることにより、上記周波数routの1/N
倍の周波数(周期はN−TOut )のカウント出力を
得、このカウント出力をカウンタ32のゼロクリア端子
(リセット端子)に送っている。このカウンタ32には
上記マスタクロックCKssが供給されており、上記カ
ウント出力の周期N’To++7の間のマスククロ・7
りCK−のパルス数がカウントされることになる。この
カウンタ32からのカウント出力は、上記マスククロッ
クCK□を単位として上記出力クロックCKouyの周
期T。U、のN倍の期間を測定したものであり、このカ
ウント出力値をl/N倍することにより、出力クロック
周期データを得ることができる。ここで、上記N進カウ
ンタ31のNを2’ (nは自然数)のように2の巾
乗の値に設定することにより、上記カウンタ32からの
カウント出力値の17N4Δの演算がビット・シフト操
作、あるいは並列出力データに対する小数点の位置の変
更のみで済む。
ックCKout (周波数four)を、周期データ
検出回路部30のNaカウンタ(あるいは1/N分周器
)31に送ることにより、上記周波数routの1/N
倍の周波数(周期はN−TOut )のカウント出力を
得、このカウント出力をカウンタ32のゼロクリア端子
(リセット端子)に送っている。このカウンタ32には
上記マスタクロックCKssが供給されており、上記カ
ウント出力の周期N’To++7の間のマスククロ・7
りCK−のパルス数がカウントされることになる。この
カウンタ32からのカウント出力は、上記マスククロッ
クCK□を単位として上記出力クロックCKouyの周
期T。U、のN倍の期間を測定したものであり、このカ
ウント出力値をl/N倍することにより、出力クロック
周期データを得ることができる。ここで、上記N進カウ
ンタ31のNを2’ (nは自然数)のように2の巾
乗の値に設定することにより、上記カウンタ32からの
カウント出力値の17N4Δの演算がビット・シフト操
作、あるいは並列出力データに対する小数点の位置の変
更のみで済む。
例えばカウンタ31の進数Nを16 (−2’ )Sこ
設定した場合には、カウンタ32からのカウント出力値
を1716倍するために下位4ピントを小数点以下の値
と見なせばよい。
設定した場合には、カウンタ32からのカウント出力値
を1716倍するために下位4ピントを小数点以下の値
と見なせばよい。
このようにして得られたカウンタ32からの出力クロッ
ク周期データ(カウント出力値の1/1Gのデータ)は
、ランチ回路33を介して上記出力クロック発生回路部
20の加算器23に送られるわけであるが、本発明実施
例においては、この出力クロック周期データを周期判別
回路36に送り、この周期判別回路36からの出力を周
期データ強制設定回路37に送っている。ここで、周期
判別回路36は、所定の上限、下限の各周波数に対応す
る周期と上記出力クロソク周期データとを比較し、該周
期データが所定周波数範囲に対応する周期範囲内に入っ
ているか否かを判別するものである。また12′I期デ
ータ強制設定回路37は、ラッチ回路23と加算器23
との間に挿入接続され°Cおり、上記周期判別回路36
からの出力に応して、上記出力クロノク周期データをそ
のまま加算器23に送ったり、該出力クロノク周期デー
タを所定の基準となる周期データに強制的に設定して加
ゴγ2器23に送るものである。この加算器23にて取
り扱われるデータについては、例えば8ピント並列デー
タの上位4ビツトを整数部、下位4ビツトを小数部と見
なしており、比較器22へは、上位4ビツトの整数部の
データのみを送るようにしCいる。
ク周期データ(カウント出力値の1/1Gのデータ)は
、ランチ回路33を介して上記出力クロック発生回路部
20の加算器23に送られるわけであるが、本発明実施
例においては、この出力クロック周期データを周期判別
回路36に送り、この周期判別回路36からの出力を周
期データ強制設定回路37に送っている。ここで、周期
判別回路36は、所定の上限、下限の各周波数に対応す
る周期と上記出力クロソク周期データとを比較し、該周
期データが所定周波数範囲に対応する周期範囲内に入っ
ているか否かを判別するものである。また12′I期デ
ータ強制設定回路37は、ラッチ回路23と加算器23
との間に挿入接続され°Cおり、上記周期判別回路36
からの出力に応して、上記出力クロノク周期データをそ
のまま加算器23に送ったり、該出力クロノク周期デー
タを所定の基準となる周期データに強制的に設定して加
ゴγ2器23に送るものである。この加算器23にて取
り扱われるデータについては、例えば8ピント並列デー
タの上位4ビツトを整数部、下位4ビツトを小数部と見
なしており、比較器22へは、上位4ビツトの整数部の
データのみを送るようにしCいる。
また、位相誤差検出回路部10内の上記エリアセレクト
回路14a、14bは、上記ラッチ回路部3から41ら
れる並列データのうち、位相誤差を検出すべき範囲とし
てのクロックの1周期の範囲内に相当するデータを選択
するものであり、このエリアセレクト回路14a、14
bからの出力が0RIi回路17を介してJKフリップ
ロンプ18に送られている。このJKフリソブロソブ1
8のクロック入力端子には上記出力クロックCKou+
が供給されており、該JKフリップロップ18のQ出力
が再生データ出力となる。ここで上記エリアセレクト回
路14a、14bには、1周期間演算回路19からの1
周期間範囲データが供給されている。この1周期間演算
回路19は、上記ラッチ回路33から上記周期データ強
制設定回路37を介して得られる上記出力クロノク周期
データの14を上記加算器23の出力に加えたり、引い
たりして、上記1周期間範囲データを算出している。
回路14a、14bは、上記ラッチ回路部3から41ら
れる並列データのうち、位相誤差を検出すべき範囲とし
てのクロックの1周期の範囲内に相当するデータを選択
するものであり、このエリアセレクト回路14a、14
bからの出力が0RIi回路17を介してJKフリップ
ロンプ18に送られている。このJKフリソブロソブ1
8のクロック入力端子には上記出力クロックCKou+
が供給されており、該JKフリップロップ18のQ出力
が再生データ出力となる。ここで上記エリアセレクト回
路14a、14bには、1周期間演算回路19からの1
周期間範囲データが供給されている。この1周期間演算
回路19は、上記ラッチ回路33から上記周期データ強
制設定回路37を介して得られる上記出力クロノク周期
データの14を上記加算器23の出力に加えたり、引い
たりして、上記1周期間範囲データを算出している。
G−2,一実施例の要部説明(第2図、第3図)次に、
本発明の要部となる上記周期判別回路36及び周期デー
タ強制設定回路37の具体的回路構成の一例について、
第2図を参照しながら説明する。
本発明の要部となる上記周期判別回路36及び周期デー
タ強制設定回路37の具体的回路構成の一例について、
第2図を参照しながら説明する。
この第2図において、上記周期データ検出回路部30の
ラッチ回路33からの出力クロック周期データ(例えば
8ピント・データ)は、周期判別回路36に上位4ビツ
トが、また周期データ強制設定回路37に全8ビア)が
、それぞれ送られている0周期判別回路36は、上記出
力クロック周期データが、所定周波数範囲に対応する周
期範囲内に入っているか否かを判別するものである。こ
の実施例の周期判別回路36においては、例えば上記マ
スタクロンクCKssの周期Tl41の5倍(5T□)
以上から7倍(7Tss)未満までの範囲をTl別する
ために、論理回路3(iA側で7以上を検出し、論理回
路36B側で5未満を検出して、これらの論理回路36
A、36Bからの出力をORゲート36Cで論理和演算
している。すなわち、上記出力クロソク周期データの全
8ビツトのうち、上位4ビア)が整数部を、下位4ビツ
トが小数部をそれぞれ表しており、論理回路3(iAで
は0111、xxxx (7以上8未満)1xxx、x
xxx (8以上) ただし、Xは任意(“θ′あるいは“l”)を検出し、
論理回路36Bでは 0100、xxxx (4以上5未溝)QQxx、xx
xx (4未満) を検出している。ORゲート36Cからの出力は、直接
あるいはインバータ36Dを介して周期データ強制設定
回路37のORゲートやANDゲートに送られている。
ラッチ回路33からの出力クロック周期データ(例えば
8ピント・データ)は、周期判別回路36に上位4ビツ
トが、また周期データ強制設定回路37に全8ビア)が
、それぞれ送られている0周期判別回路36は、上記出
力クロック周期データが、所定周波数範囲に対応する周
期範囲内に入っているか否かを判別するものである。こ
の実施例の周期判別回路36においては、例えば上記マ
スタクロンクCKssの周期Tl41の5倍(5T□)
以上から7倍(7Tss)未満までの範囲をTl別する
ために、論理回路3(iA側で7以上を検出し、論理回
路36B側で5未満を検出して、これらの論理回路36
A、36Bからの出力をORゲート36Cで論理和演算
している。すなわち、上記出力クロソク周期データの全
8ビツトのうち、上位4ビア)が整数部を、下位4ビツ
トが小数部をそれぞれ表しており、論理回路3(iAで
は0111、xxxx (7以上8未満)1xxx、x
xxx (8以上) ただし、Xは任意(“θ′あるいは“l”)を検出し、
論理回路36Bでは 0100、xxxx (4以上5未溝)QQxx、xx
xx (4未満) を検出している。ORゲート36Cからの出力は、直接
あるいはインバータ36Dを介して周期データ強制設定
回路37のORゲートやANDゲートに送られている。
ここで周期データ強制設定回路37は、上記出力クロッ
ク周期データの最上位ピント(MSB)に対応してAN
Dゲート37aが、第2位ピッ) (2SB)及び第3
位ビア)(35B)に対応してORゲート37b及び3
7cが、第4位ビット(4SB)及び残りの下位4ビツ
トに対応してANDゲー)37d〜37hがそれぞれ設
けられている。この周期データ強制設定回路37のAN
Dゲート37a、37d 〜37hには周期判別回路3
6のORゲート36Cからの出力がインバータ36Dを
介して供給され、ORゲー)37b、37cにはORゲ
ート36Cからの出力が直接供給されている。従って、
上記出力クロツク周期データが上記所定の周波数範囲に
対応する周期範囲(5Txs以上、7T、3未満の範囲
)内にあるときは、周期判別回路36のORゲート36
Cからの出力は0″ (インバータ36Dからの出力が
パビ)となって、周期データ強制設定回路37のAND
ゲート37 a、37d〜37h及びORゲー)37b
、37cのいずれもが上記ラッチ回路33からの上記出
力りし1ツク周朋データの各ビットをそのまま通過させ
、上記出力クロツク発生回路部20の加算器23に送る
。これに対して、上記出力クロック周期データが上記周
期範囲(データ値で5以上7未満の範囲)を外れ、7以
上あるいは5未満となったときには、ORゲート3f3
Cかろの出力が1゛(インバータ36Dからの出力が“
°O“)となり、周期データ強制設定回路37の各ゲー
トは、入力の如何にかかわらずANDゲート37a、3
7d 〜37hからの出力が°“O”に、ORゲート3
7b、37cからの出力が“°ビに、それぞれ強制的に
設定されるから、8ビツトの周期データとしては、01
10.0000 (6,0) の基準値に強制設定されて上記加算器23に送みれるこ
とになる。この具体例においては、基準となる周期デー
タを6.0としており、これは上記周!III!囲(5
以上7未満)の略中心の値であるが、用途や状況等に応
じて境界値近くの値に強制設定するようにしてもよい。
ク周期データの最上位ピント(MSB)に対応してAN
Dゲート37aが、第2位ピッ) (2SB)及び第3
位ビア)(35B)に対応してORゲート37b及び3
7cが、第4位ビット(4SB)及び残りの下位4ビツ
トに対応してANDゲー)37d〜37hがそれぞれ設
けられている。この周期データ強制設定回路37のAN
Dゲート37a、37d 〜37hには周期判別回路3
6のORゲート36Cからの出力がインバータ36Dを
介して供給され、ORゲー)37b、37cにはORゲ
ート36Cからの出力が直接供給されている。従って、
上記出力クロツク周期データが上記所定の周波数範囲に
対応する周期範囲(5Txs以上、7T、3未満の範囲
)内にあるときは、周期判別回路36のORゲート36
Cからの出力は0″ (インバータ36Dからの出力が
パビ)となって、周期データ強制設定回路37のAND
ゲート37 a、37d〜37h及びORゲー)37b
、37cのいずれもが上記ラッチ回路33からの上記出
力りし1ツク周朋データの各ビットをそのまま通過させ
、上記出力クロツク発生回路部20の加算器23に送る
。これに対して、上記出力クロック周期データが上記周
期範囲(データ値で5以上7未満の範囲)を外れ、7以
上あるいは5未満となったときには、ORゲート3f3
Cかろの出力が1゛(インバータ36Dからの出力が“
°O“)となり、周期データ強制設定回路37の各ゲー
トは、入力の如何にかかわらずANDゲート37a、3
7d 〜37hからの出力が°“O”に、ORゲート3
7b、37cからの出力が“°ビに、それぞれ強制的に
設定されるから、8ビツトの周期データとしては、01
10.0000 (6,0) の基準値に強制設定されて上記加算器23に送みれるこ
とになる。この具体例においては、基準となる周期デー
タを6.0としており、これは上記周!III!囲(5
以上7未満)の略中心の値であるが、用途や状況等に応
じて境界値近くの値に強制設定するようにしてもよい。
以上のような構成の本発明実施例によれば、例えばDA
Tからの再生信号(のエンベロープ)が第3図Aのよう
になるとき、PLLからの出力クロック周波数は第3図
Bに示すように変化する。
Tからの再生信号(のエンベロープ)が第3図Aのよう
になるとき、PLLからの出力クロック周波数は第3図
Bに示すように変化する。
ここで、エンベロープがOの無信号区間TNsにおいて
は、PLL出力クロりク周波数が大きく変動し得るが、
所定の上限周波数f a(’ f 、c15)と下限周
波数f b(−f 、c/7)との間の範囲を外れたと
きには、強制的に該周波数範囲の略々中心の基準の周波
数f c(”” f Me/6)に設定されるから、従
来(破線参照)のような大幅な周波数のずれが有効に抑
えられ、次の信号再生区間TIFに入ったときの引き込
み期間を短くすることができる。また、無信号区間TH
sの間の周波数のずれが太き(なり過ぎて、次の信号再
生区間TIPに戻ってもロングすることができなくなる
ような不都合も未然に防止できる。
は、PLL出力クロりク周波数が大きく変動し得るが、
所定の上限周波数f a(’ f 、c15)と下限周
波数f b(−f 、c/7)との間の範囲を外れたと
きには、強制的に該周波数範囲の略々中心の基準の周波
数f c(”” f Me/6)に設定されるから、従
来(破線参照)のような大幅な周波数のずれが有効に抑
えられ、次の信号再生区間TIFに入ったときの引き込
み期間を短くすることができる。また、無信号区間TH
sの間の周波数のずれが太き(なり過ぎて、次の信号再
生区間TIPに戻ってもロングすることができなくなる
ような不都合も未然に防止できる。
なお、周波数のずれが大きいほど、中心周波数fcに向
かっての引き込み力が弱く、不確実なものになる。また
周波数のずれが大きい場合には、引き込みの途中でいわ
ゆる疑領ロックが生じ、正しいロンク周彼数まで引き込
まない虞れもある。
かっての引き込み力が弱く、不確実なものになる。また
周波数のずれが大きい場合には、引き込みの途中でいわ
ゆる疑領ロックが生じ、正しいロンク周彼数まで引き込
まない虞れもある。
これに対して、本発明実施例によれば、無信号時の周波
数のずれを小さく抑えることが容易に実現できるため、
このような不具合はなくなる。
数のずれを小さく抑えることが容易に実現できるため、
このような不具合はなくなる。
G−3,池の実施例(第4図)
ところで、層上の実施例は、本発明をディジタルPLL
に適用した例であるが、アナログPLLにも容易に適用
OJ能である。
に適用した例であるが、アナログPLLにも容易に適用
OJ能である。
すなわち、第4図は本発明の他の実施例となるPLL回
路を示しており、この第・1図において、入力端子lに
供給される入力信号は、例えば前述の実施例と同様に、
DATの回転ヘッドから再生された信号等のようにクロ
ック成分を含む信号であり、PLL回路はこのクロック
成分に対して位相同期をとるものである。
路を示しており、この第・1図において、入力端子lに
供給される入力信号は、例えば前述の実施例と同様に、
DATの回転ヘッドから再生された信号等のようにクロ
ック成分を含む信号であり、PLL回路はこのクロック
成分に対して位相同期をとるものである。
端子lからの入力信号は、位相比較回路41にてPLL
出力クロック信号と位相比較され、その比較出力信号は
LPF (ローパスフィルタ)42等により位相誤差を
示す電圧信号となって、切換スイッチ43の被選択端子
aを介しvco (を圧制御型発振器)44に供給され
る。このVCO44からの信号が、PLLからの出力ク
ロック成分として出力端子3から取り出されるとともに
上記位相比較器41に供給される。
出力クロック信号と位相比較され、その比較出力信号は
LPF (ローパスフィルタ)42等により位相誤差を
示す電圧信号となって、切換スイッチ43の被選択端子
aを介しvco (を圧制御型発振器)44に供給され
る。このVCO44からの信号が、PLLからの出力ク
ロック成分として出力端子3から取り出されるとともに
上記位相比較器41に供給される。
ここで、上記LPF42からの位(口数差電圧信号は、
所定の周波数範囲内に入っているか否かを判別するため
の周波数判別回路45に供給され、前記所定の周波数範
囲の境界(上限及び下tlTりに対応する電圧V、 、
V、と比較される。すなわち上記位相誤差電圧は、いわ
ゆるOPアンプ(演’L’t増幅器)を用いた電圧比較
回路45a、45bにより、それぞれ下限電圧v1、上
限電圧■2との比較が行われ、誤差電圧が下限電圧■1
よりも低いかあるいは上@電圧v2よりも高いとき、O
R回路45cからの出力が“1″′となり、上記所定の
周波数範囲から外れていることが判別される。
所定の周波数範囲内に入っているか否かを判別するため
の周波数判別回路45に供給され、前記所定の周波数範
囲の境界(上限及び下tlTりに対応する電圧V、 、
V、と比較される。すなわち上記位相誤差電圧は、いわ
ゆるOPアンプ(演’L’t増幅器)を用いた電圧比較
回路45a、45bにより、それぞれ下限電圧v1、上
限電圧■2との比較が行われ、誤差電圧が下限電圧■1
よりも低いかあるいは上@電圧v2よりも高いとき、O
R回路45cからの出力が“1″′となり、上記所定の
周波数範囲から外れていることが判別される。
この周波数判別回路45のOR回路45cからの判別出
力により上記切換スイッチ43が切換制御され、判別出
力が°“0”のとき被選択端子a側に、判別出力が°°
l′のとき被選択端子す側に、それぞれ切換接続される
。切換スイッチ43の被選択端子すには、上記VCO4
4を所定の基準となる周波数に強制設定するための周波
数強制設定回路4Gが接続されている。すなわち、VC
O44を上記所定の基準周波数に設定するための制御電
圧を■。とするとき、周波数強制設定回路46は、この
基準電圧v0が非反転入力端子に印加されている負帰還
構成のOPアンプ回路46aにより構成できる。
力により上記切換スイッチ43が切換制御され、判別出
力が°“0”のとき被選択端子a側に、判別出力が°°
l′のとき被選択端子す側に、それぞれ切換接続される
。切換スイッチ43の被選択端子すには、上記VCO4
4を所定の基準となる周波数に強制設定するための周波
数強制設定回路4Gが接続されている。すなわち、VC
O44を上記所定の基準周波数に設定するための制御電
圧を■。とするとき、周波数強制設定回路46は、この
基準電圧v0が非反転入力端子に印加されている負帰還
構成のOPアンプ回路46aにより構成できる。
以上のようにして、出力端子3からのPLL出カクロソ
クツク数が所定の周波数範囲内にあるときは、上記位相
誤差電圧は上記境界電圧(下限電圧v1、上限電圧V2
)の範囲内にあり、周波数判別回路45からの判別出力
は“0°”で、切換スイッチ43は被選択端子a側に切
換接続されており、位相誤差電圧がVCO44に供給さ
れる通常のPLL動作が行われる。これに対して、前述
したDAT再生信号の無信号区間TNSのように、端子
1に供給される入力信号のクロック周波数成分が大きく
乱れている場合には、上記位相誤差電圧は上記境界電圧
の範囲から外れ、周波数判別回路45からの判別出力が
′°1”となって、切換スイッチ43は被選択端子す側
に切換接続され、周波数強制設定回路46からの上記基
準電圧v0がVC044に供給されるから、入力信号の
周波数成分にかかわらずVCO44は所定の基準となる
周波数で発振する。
クツク数が所定の周波数範囲内にあるときは、上記位相
誤差電圧は上記境界電圧(下限電圧v1、上限電圧V2
)の範囲内にあり、周波数判別回路45からの判別出力
は“0°”で、切換スイッチ43は被選択端子a側に切
換接続されており、位相誤差電圧がVCO44に供給さ
れる通常のPLL動作が行われる。これに対して、前述
したDAT再生信号の無信号区間TNSのように、端子
1に供給される入力信号のクロック周波数成分が大きく
乱れている場合には、上記位相誤差電圧は上記境界電圧
の範囲から外れ、周波数判別回路45からの判別出力が
′°1”となって、切換スイッチ43は被選択端子す側
に切換接続され、周波数強制設定回路46からの上記基
準電圧v0がVC044に供給されるから、入力信号の
周波数成分にかかわらずVCO44は所定の基準となる
周波数で発振する。
従って、このようなアナログPLL回路においても、雑
音や信号欠落等により入力周波数が大幅に乱れ、位相誤
差信号等が所定の境界周波数に対応するレベルを越えた
場合には、VCO44の発振周波数を強制的に所定の基
準周波数に制御しているため、PLL出力の周波数が大
幅に乱れることを防止でき、また正常入力信号に復帰し
たときのPLLのロック引き込み時間を短縮できる。
音や信号欠落等により入力周波数が大幅に乱れ、位相誤
差信号等が所定の境界周波数に対応するレベルを越えた
場合には、VCO44の発振周波数を強制的に所定の基
準周波数に制御しているため、PLL出力の周波数が大
幅に乱れることを防止でき、また正常入力信号に復帰し
たときのPLLのロック引き込み時間を短縮できる。
なお本発明は、上述の実施例のみに限定されるものでは
なく、例えば、上記入力信号はDATからの再生信号に
限定されず、各種記録再生装置からの再生信号や伝送系
を介して送信され受信された信号等を使用できる。また
、各クロック周波数等は上述の例に限定されず、強制設
定される基準周波数は、所定の周波数範囲の中央の値で
なくとも、上限あるいは下限近傍の値でもよい。さらに
、周波数のずれる方向が一方に略々法まっている場合等
には、上限、下限のいずれか一方の周波数値のみを境界
値として用いるようにしてもよい、この他、本発明の要
旨を逸脱しない範囲で種々の変更が可能である。
なく、例えば、上記入力信号はDATからの再生信号に
限定されず、各種記録再生装置からの再生信号や伝送系
を介して送信され受信された信号等を使用できる。また
、各クロック周波数等は上述の例に限定されず、強制設
定される基準周波数は、所定の周波数範囲の中央の値で
なくとも、上限あるいは下限近傍の値でもよい。さらに
、周波数のずれる方向が一方に略々法まっている場合等
には、上限、下限のいずれか一方の周波数値のみを境界
値として用いるようにしてもよい、この他、本発明の要
旨を逸脱しない範囲で種々の変更が可能である。
H9発明の効果
本発明に係るPLL回路によれば、PLL出力信号等が
所定の境界周波数を越えたときには、PLL出力信号の
周波数を強制的に所定の基準周波数に制御されるから、
PLL出力の周波数が大幅に乱れることを有効に防止で
き、正常な入力信号に復帰したときのロック引き込み時
間を短縮できるとともに、ロック可能な周波数範囲を越
えないようにしてロックできなくなる不都合を未然に防
止できる。また、境界周波数を適切な値に設定すること
で、いわゆる疑偵ロンクを防止できる。
所定の境界周波数を越えたときには、PLL出力信号の
周波数を強制的に所定の基準周波数に制御されるから、
PLL出力の周波数が大幅に乱れることを有効に防止で
き、正常な入力信号に復帰したときのロック引き込み時
間を短縮できるとともに、ロック可能な周波数範囲を越
えないようにしてロックできなくなる不都合を未然に防
止できる。また、境界周波数を適切な値に設定すること
で、いわゆる疑偵ロンクを防止できる。
特に、DATからの再生信号中のクロック成分に対して
同期をとろうとする場合には、従来において、再生信号
のエンベロープ検出回路を設け、エンベロープが極めて
小さくなる上記無信号区間T、Hの間はPLLのループ
を切って、直前の周波数を次にエンベロープが大きくな
る上記信号再生区間T□の開始時まで保持しておくよう
な方法がとられていたが、この方法では、PLLの付屈
回路が大きくなり過ぎる欠点があり、また、エンベロー
プ検出回路のような大きなアナログ回路が必要となり、
ディジタル化によるオールIC化や無調整化等の障害と
なる。これに対して、本発明のP i、 L回路によれ
ば、PLLの付属回路が小さくて済み、アナログ回路が
不要でディジタル化が容易に達成できるという利点もあ
る。
同期をとろうとする場合には、従来において、再生信号
のエンベロープ検出回路を設け、エンベロープが極めて
小さくなる上記無信号区間T、Hの間はPLLのループ
を切って、直前の周波数を次にエンベロープが大きくな
る上記信号再生区間T□の開始時まで保持しておくよう
な方法がとられていたが、この方法では、PLLの付屈
回路が大きくなり過ぎる欠点があり、また、エンベロー
プ検出回路のような大きなアナログ回路が必要となり、
ディジタル化によるオールIC化や無調整化等の障害と
なる。これに対して、本発明のP i、 L回路によれ
ば、PLLの付属回路が小さくて済み、アナログ回路が
不要でディジタル化が容易に達成できるという利点もあ
る。
第1図は本発明に係るPLL回路の一実施例を示すブロ
ック回路図、第2図は該実施例の要部を示す回路図、第
3図は該実施例の動作を説明するためのタイムチャート
、第4図は本発明の他の実施例を示すブロック回路図、
第5図は従来例の動作を説明するためのタイムチャート
である。 lO・・・位相誤差検出回路部 11・・・エツジ検出回路 20・・・出力クロック発生回路部 21・・・カウンタ 22・・・比較器 2゛3・・・3人力加算器 30・・・周期データ検出回路部 31.32・・・カウンタ 33・・・ラッチ回路 36・・・周期判別回路 朝 37・・・周杉データ強制設定回路 45・・・周波数判別回路 46・・・周波数強制設定回路
ック回路図、第2図は該実施例の要部を示す回路図、第
3図は該実施例の動作を説明するためのタイムチャート
、第4図は本発明の他の実施例を示すブロック回路図、
第5図は従来例の動作を説明するためのタイムチャート
である。 lO・・・位相誤差検出回路部 11・・・エツジ検出回路 20・・・出力クロック発生回路部 21・・・カウンタ 22・・・比較器 2゛3・・・3人力加算器 30・・・周期データ検出回路部 31.32・・・カウンタ 33・・・ラッチ回路 36・・・周期判別回路 朝 37・・・周杉データ強制設定回路 45・・・周波数判別回路 46・・・周波数強制設定回路
Claims (1)
- 【特許請求の範囲】 入力信号と出力信号との間の位相誤差を検出し、この位
相誤差に応じて出力信号の周波数を制御するPLL回路
において、 少なくとも上記出力信号に基づく周波数情報を少なくと
も一つの境界周波数と比較し境界内か否かを判別する判
別手段と、 この判別手段からの出力に応じて上記出力信号の周波数
を所定の基準周波数に強制的に設定する周波数強制設定
手段とを備えて成ることを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62158516A JP2638810B2 (ja) | 1987-06-25 | 1987-06-25 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62158516A JP2638810B2 (ja) | 1987-06-25 | 1987-06-25 | Pll回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JPH012419A true JPH012419A (ja) | 1989-01-06 |
JPS642419A JPS642419A (en) | 1989-01-06 |
JP2638810B2 JP2638810B2 (ja) | 1997-08-06 |
Family
ID=15673448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62158516A Expired - Lifetime JP2638810B2 (ja) | 1987-06-25 | 1987-06-25 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2638810B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05110423A (ja) * | 1991-10-15 | 1993-04-30 | Nec Kyushu Ltd | デイジタル位相制御回路 |
JPH07162300A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | Pll発振器 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52120661A (en) * | 1976-04-02 | 1977-10-11 | Nec Corp | Automatic frequency control unit |
-
1987
- 1987-06-25 JP JP62158516A patent/JP2638810B2/ja not_active Expired - Lifetime
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