JPH01231134A - 情報処理装置の擬似障害発生方式 - Google Patents
情報処理装置の擬似障害発生方式Info
- Publication number
- JPH01231134A JPH01231134A JP63056373A JP5637388A JPH01231134A JP H01231134 A JPH01231134 A JP H01231134A JP 63056373 A JP63056373 A JP 63056373A JP 5637388 A JP5637388 A JP 5637388A JP H01231134 A JPH01231134 A JP H01231134A
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- JP
- Japan
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- microprogram
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- 238000001514 detection method Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 2
- 238000011156 evaluation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロプログラム制御方式の情報処理装置
に関し、特に、マイクロプログラムアドレスに対応した
擬似障害発生方式に関する。
に関し、特に、マイクロプログラムアドレスに対応した
擬似障害発生方式に関する。
［従来の技術］
従来、この種の擬似障害発生方式は、マイクロプログラ
ムアドレス一致によってサービスプロセッサから擬似障
害を設定後、スタートさせて擬似障害を発生させていた
。これら一連の動作を１機械語命令のプログラムとサー
ビスプロセッサのプログラムによって行っている。
ムアドレス一致によってサービスプロセッサから擬似障
害を設定後、スタートさせて擬似障害を発生させていた
。これら一連の動作を１機械語命令のプログラムとサー
ビスプロセッサのプログラムによって行っている。
［発明が解決しようとする課題］
上述した従来の擬似障害発生方式では、プログラムによ
って擬似障害を発生させているので、開発評価に時間が
掛かるという欠点がある。
って擬似障害を発生させているので、開発評価に時間が
掛かるという欠点がある。
［課題を解決するための手段］
本発明による情報処理装置の擬似障害発生方式は、複数
のマイクロプログラム命令を格納し、実行中のマイクロ
プログラムアドレスによって指定された前記複数のマイ
クロプログラム命令の特定のマイクロプログラム命令を
出力するマイクロプログラムメモリと、前記特定のマイ
クロプログラム命令に関連したデータ部及びノヤリティ
部からなる特定のデータ情報を保持する第１のデータレ
ジスタと、該第１のデータレジスタの出力を保持する第
２のデータレジスタと、該第２のデータレジスタの出力
のパリティエラーを検出し、パリティエラーを検出した
時、障害検出信号を発生するパリティチェック回路とを
有する情報処理装置において、前記第１のデータレジス
タから前記第２のデータレジスタへの特定のデータ情報
のデータ転送の擬似障害を指示するための第１の７リツ
グフロツグと、擬似障害を発生すべき特別のマイクロプ
ログラムアドレスを保持するアドレスレジスタと、該ア
ドレスレジスタに保持された特別のマイクロプログラム
アドレスと実行中のマイクロプログラムアドレスとを比
較し、これらのマイクロプログラムアドレスが一致した
時、一致信号を発生する比較回路と、前記一致信号を保
持する第２のフリップフロップと、前記第１の７リツグ
７０ツブが擬似障害を指示し、かつ前記第２の７リツプ
フロ、プが一致信号を保持しているとき、前記第１のデ
ータレジスタから前記第２のデータレジスタへ転送され
る特定のデータ情報の予め定められた部分を反転する手
段と、前記障害検出信号によシ、前記第１及び第２のフ
リップフロップをリセットする手段とを有する。
のマイクロプログラム命令を格納し、実行中のマイクロ
プログラムアドレスによって指定された前記複数のマイ
クロプログラム命令の特定のマイクロプログラム命令を
出力するマイクロプログラムメモリと、前記特定のマイ
クロプログラム命令に関連したデータ部及びノヤリティ
部からなる特定のデータ情報を保持する第１のデータレ
ジスタと、該第１のデータレジスタの出力を保持する第
２のデータレジスタと、該第２のデータレジスタの出力
のパリティエラーを検出し、パリティエラーを検出した
時、障害検出信号を発生するパリティチェック回路とを
有する情報処理装置において、前記第１のデータレジス
タから前記第２のデータレジスタへの特定のデータ情報
のデータ転送の擬似障害を指示するための第１の７リツ
グフロツグと、擬似障害を発生すべき特別のマイクロプ
ログラムアドレスを保持するアドレスレジスタと、該ア
ドレスレジスタに保持された特別のマイクロプログラム
アドレスと実行中のマイクロプログラムアドレスとを比
較し、これらのマイクロプログラムアドレスが一致した
時、一致信号を発生する比較回路と、前記一致信号を保
持する第２のフリップフロップと、前記第１の７リツグ
７０ツブが擬似障害を指示し、かつ前記第２の７リツプ
フロ、プが一致信号を保持しているとき、前記第１のデ
ータレジスタから前記第２のデータレジスタへ転送され
る特定のデータ情報の予め定められた部分を反転する手
段と、前記障害検出信号によシ、前記第１及び第２のフ
リップフロップをリセットする手段とを有する。
［実施例コ
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
７リツグフロツプ（Ｆ／Ｆ’） １には、サービスプロ
セッサ（図示せず）から擬似障害が指示された場合、信
号線１００を通って論理“ｌ”レベルが設定される。ま
た、擬似障害を発生させたい特別のマイクロプログラム
アドレスモアサービスプロセッサから信号線１０１を通
ってマイクロプログラム比較レノスタ２（以下、 ＣＡ
ＤＲと略す。）に設定される。現在実行中のマイクロプ
ログラムアドレスは、レジスタ・３（以下、 ＡＤＨと
略す。）Ｋあって。
セッサ（図示せず）から擬似障害が指示された場合、信
号線１００を通って論理“ｌ”レベルが設定される。ま
た、擬似障害を発生させたい特別のマイクロプログラム
アドレスモアサービスプロセッサから信号線１０１を通
ってマイクロプログラム比較レノスタ２（以下、 ＣＡ
ＤＲと略す。）に設定される。現在実行中のマイクロプ
ログラムアドレスは、レジスタ・３（以下、 ＡＤＨと
略す。）Ｋあって。
信号線１０２によシマイクロプログラムメモリ４（以下
、ＣＭと略す。）を指示する。マイクロプログラム命令
を逐次実行するたびに、実行中のマイクロプログラムア
ドレスは更新される。そして。
、ＣＭと略す。）を指示する。マイクロプログラム命令
を逐次実行するたびに、実行中のマイクロプログラムア
ドレスは更新される。そして。
ＣＡＤＲ２の出力信号１０４とをデータ比較回路５に論
理１１”レベルが設定される。
理１１”レベルが設定される。
データレジスタ７．８は、３６ビツトのレジスタで、そ
れぞれ３２ビツトのデータ部ＤＡ＋ＤＢと４ビツトのノ
やリティ部Ｐ、、ＰＲから成シ立りている。
れぞれ３２ビツトのデータ部ＤＡ＋ＤＢと４ビツトのノ
やリティ部Ｐ、、ＰＲから成シ立りている。
通常、マイクロプログラムコマンドによシ、データレジ
スタ７からデータレジスタ８ヘデータ部は信号線１０６
によって、ノ母すティ部は信号線１０７から選択回路９
を通って同じ値が信号線１０８を介して転送される。転
送されたデータは、データレジスタ８の出力信号１０９
，１１０となって。
スタ７からデータレジスタ８ヘデータ部は信号線１０６
によって、ノ母すティ部は信号線１０７から選択回路９
を通って同じ値が信号線１０８を介して転送される。転
送されたデータは、データレジスタ８の出力信号１０９
，１１０となって。
パリティチェック回路１０によってノ４リティの正常性
が試験される。
が試験される。
しかしながら、フリッｆ７０ツブｌと７リツプフロツ７
０６の内容が両方とも論理”１”レベルである場合、フ
リップフロッグ１の出力信号線１１１と７リツプ７０ツ
ｆ２の出力信号１１１２によって、論理積ゲート１１の
出力信号線１１３が論理″′１″レベルとなって２選択
回路９が切替わる。従って、データレジスタ７のパリテ
ィ部Ｐムは２反転回路１２によってビット反転が行われ
た後２選択回路９を通ってデータレジスタ８のパリティ
部Ｐａに設定される。パリティチェック回路１０は、デ
ータレジスタ８のノ譬すティ不正を信号線１０９゜１１
０によって検出を行ない、信号線１１４によってサービ
スプロセッサに通知を行なうと同時に。
０６の内容が両方とも論理”１”レベルである場合、フ
リップフロッグ１の出力信号線１１１と７リツプ７０ツ
ｆ２の出力信号１１１２によって、論理積ゲート１１の
出力信号線１１３が論理″′１″レベルとなって２選択
回路９が切替わる。従って、データレジスタ７のパリテ
ィ部Ｐムは２反転回路１２によってビット反転が行われ
た後２選択回路９を通ってデータレジスタ８のパリティ
部Ｐａに設定される。パリティチェック回路１０は、デ
ータレジスタ８のノ譬すティ不正を信号線１０９゜１１
０によって検出を行ない、信号線１１４によってサービ
スプロセッサに通知を行なうと同時に。
フリッグ７０ッｆ１，６を論理″０”レベルにする。
［発明の効果］
以上説明したように本発明は、マイクロプログラムの任
意アドレスから擬似障害を発生させることによシ、擬似
障害評価時において間欠障害の擬似障害評価を簡単にで
きるという効果がある。
意アドレスから擬似障害を発生させることによシ、擬似
障害評価時において間欠障害の擬似障害評価を簡単にで
きるという効果がある。
臥″″Ｆ依日
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １．６・・・フリップフロッグ、２，３・・・マイクロ
プログラムアドレスレジスタ、７，８・・・データレジ
スタ、４・・・マイクロプログラムメモリ、５・・・比
較回路、１１・・・論理積ダート、９・・・選択回路。 １２・・・反転回路、１０・・・パリティチェック回路
。
る。 １．６・・・フリップフロッグ、２，３・・・マイクロ
プログラムアドレスレジスタ、７，８・・・データレジ
スタ、４・・・マイクロプログラムメモリ、５・・・比
較回路、１１・・・論理積ダート、９・・・選択回路。 １２・・・反転回路、１０・・・パリティチェック回路
。
Claims (1)
- １、複数のマイクロプログラム命令を格納し、実行中の
マイクロプログラムアドレスによって指定された前記複
数のマイクロプログラム命令の特定のマイクロプログラ
ム命令を出力するマイクロプログラムメモリと、前記特
定のマイクロプログラム命令に関連したデータ部及びパ
リティ部からなる特定のデータ情報を保持する第１のデ
ータレジスタと、該第１のデータレジスタの出力を保持
する第２のデータレジスタと、該第２のデータレジスタ
の出力のパリティエラーを検出し、パリティエラーを検
出した時、障害検出信号を発生するパリティチェック回
路とを有する情報処理装置において、前記第１のデータ
レジスタから前記第２のデータレジスタへの特定のデー
タ情報のデータ転送の擬似障害を指示するための第１の
フリップフロップと、擬似障害を発生すべき特別のマイ
クロプログラムアドレスを保持するアドレスレジスタと
、該アドレスレジスタに保持された特別のマイクロプロ
グラムアドレスと実行中のマイクロプログラムアドレス
とを比較し、これらのマイクロプログラムアドレスが一
致した時、一致信号を発生する比較回路と、前記一致信
号を保持する第２のフリップフロップと、前記第１のフ
リップフロップが擬似障害を指示し、かつ前記第２のフ
リップフロップが一致信号を保持しているとき、前記第
１のデータレジスタから前記第２のデータレジスタへ転
送される特定のデータ情報の予め定められた部分を反転
する手段と、前記障害検出信号により、前記第１及び第
２のフリップフロップをリセットする手段とを有するこ
とを特徴とする情報処理装置の擬似障害発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056373A JPH01231134A (ja) | 1988-03-11 | 1988-03-11 | 情報処理装置の擬似障害発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056373A JPH01231134A (ja) | 1988-03-11 | 1988-03-11 | 情報処理装置の擬似障害発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231134A true JPH01231134A (ja) | 1989-09-14 |
Family
ID=13025452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056373A Pending JPH01231134A (ja) | 1988-03-11 | 1988-03-11 | 情報処理装置の擬似障害発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01231134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093584A (en) * | 1996-04-18 | 2000-07-25 | Tessera, Inc. | Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads |
| US6821821B2 (en) | 1996-04-18 | 2004-11-23 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152056A (en) * | 1980-04-24 | 1981-11-25 | Mitsubishi Electric Corp | Pseudo fault generator |
| JPS5790765A (en) * | 1980-11-27 | 1982-06-05 | Nec Corp | Microprogram controller |
-
1988
- 1988-03-11 JP JP63056373A patent/JPH01231134A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152056A (en) * | 1980-04-24 | 1981-11-25 | Mitsubishi Electric Corp | Pseudo fault generator |
| JPS5790765A (en) * | 1980-11-27 | 1982-06-05 | Nec Corp | Microprogram controller |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093584A (en) * | 1996-04-18 | 2000-07-25 | Tessera, Inc. | Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads |
| US6294830B1 (en) | 1996-04-18 | 2001-09-25 | Tessera, Inc. | Microelectronic assembly with conductive terminals having an exposed surface through a dielectric layer |
| US6821821B2 (en) | 1996-04-18 | 2004-11-23 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
| US6856235B2 (en) | 1996-04-18 | 2005-02-15 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
| US7165316B2 (en) | 1996-04-18 | 2007-01-23 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
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