JPH01231134A - Artificial fault generating system for information processor - Google Patents
Artificial fault generating system for information processorInfo
- Publication number
- JPH01231134A JPH01231134A JP63056373A JP5637388A JPH01231134A JP H01231134 A JPH01231134 A JP H01231134A JP 63056373 A JP63056373 A JP 63056373A JP 5637388 A JP5637388 A JP 5637388A JP H01231134 A JPH01231134 A JP H01231134A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- parity
- data register
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 2
- 238000011156 evaluation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロプログラム制御方式の情報処理装置
に関し、特に、マイクロプログラムアドレスに対応した
擬似障害発生方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device using a microprogram control method, and particularly to a pseudo failure generation method corresponding to a microprogram address.
［従来の技術］
従来、この種の擬似障害発生方式は、マイクロプログラ
ムアドレス一致によってサービスプロセッサから擬似障
害を設定後、スタートさせて擬似障害を発生させていた
。これら一連の動作を１機械語命令のプログラムとサー
ビスプロセッサのプログラムによって行っている。[Prior Art] Conventionally, in this type of pseudo-fault generation method, a pseudo-fault is set by a service processor based on a microprogram address match, and then started to generate the pseudo-fault. These series of operations are performed by a single machine language instruction program and a service processor program.
［発明が解決しようとする課題］
上述した従来の擬似障害発生方式では、プログラムによ
って擬似障害を発生させているので、開発評価に時間が
掛かるという欠点がある。[Problems to be Solved by the Invention] The above-described conventional pseudo-fault generating method generates pseudo-faults by a program, and therefore has the disadvantage that development evaluation takes time.
［課題を解決するための手段］
本発明による情報処理装置の擬似障害発生方式は、複数
のマイクロプログラム命令を格納し、実行中のマイクロ
プログラムアドレスによって指定された前記複数のマイ
クロプログラム命令の特定のマイクロプログラム命令を
出力するマイクロプログラムメモリと、前記特定のマイ
クロプログラム命令に関連したデータ部及びノヤリティ
部からなる特定のデータ情報を保持する第１のデータレ
ジスタと、該第１のデータレジスタの出力を保持する第
２のデータレジスタと、該第２のデータレジスタの出力
のパリティエラーを検出し、パリティエラーを検出した
時、障害検出信号を発生するパリティチェック回路とを
有する情報処理装置において、前記第１のデータレジス
タから前記第２のデータレジスタへの特定のデータ情報
のデータ転送の擬似障害を指示するための第１の７リツ
グフロツグと、擬似障害を発生すべき特別のマイクロプ
ログラムアドレスを保持するアドレスレジスタと、該ア
ドレスレジスタに保持された特別のマイクロプログラム
アドレスと実行中のマイクロプログラムアドレスとを比
較し、これらのマイクロプログラムアドレスが一致した
時、一致信号を発生する比較回路と、前記一致信号を保
持する第２のフリップフロップと、前記第１の７リツグ
７０ツブが擬似障害を指示し、かつ前記第２の７リツプ
フロ、プが一致信号を保持しているとき、前記第１のデ
ータレジスタから前記第２のデータレジスタへ転送され
る特定のデータ情報の予め定められた部分を反転する手
段と、前記障害検出信号によシ、前記第１及び第２のフ
リップフロップをリセットする手段とを有する。[Means for Solving the Problems] A pseudo failure generation method for an information processing device according to the present invention stores a plurality of microprogram instructions, and detects a specific one of the plurality of microprogram instructions specified by the microprogram address being executed. a microprogram memory for outputting a microprogram instruction; a first data register for holding specific data information including a data section and a noise section related to the specific microprogram instruction; and an output of the first data register. In the information processing apparatus, the information processing apparatus includes a second data register for holding data, and a parity check circuit that detects a parity error in the output of the second data register and generates a failure detection signal when a parity error is detected. a first 7-reg flag for instructing a pseudo-failure in the data transfer of specific data information from the first data register to the second data register; and an address for holding a special microprogram address at which the pseudo-fault should occur. a register, a comparison circuit that compares a special microprogram address held in the address register with the microprogram address being executed, and generates a match signal when these microprogram addresses match; a second flip-flop that holds a signal from the first data register when the first 7-lip flop indicates a false fault and the second 7-lip flop holds a match signal. means for inverting a predetermined portion of specific data information transferred to the second data register; and means for resetting the first and second flip-flops in response to the fault detection signal. .
［実施例コ 次に１本発明について図面を参照して説明する。[Example code] Next, one embodiment of the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
７リツグフロツプ（Ｆ／Ｆ’） １には、サービスプロ
セッサ（図示せず）から擬似障害が指示された場合、信
号線１００を通って論理“ｌ”レベルが設定される。ま
た、擬似障害を発生させたい特別のマイクロプログラム
アドレスモアサービスプロセッサから信号線１０１を通
ってマイクロプログラム比較レノスタ２（以下、 ＣＡ
ＤＲと略す。）に設定される。現在実行中のマイクロプ
ログラムアドレスは、レジスタ・３（以下、 ＡＤＨと
略す。）Ｋあって。7 Rig Flop (F/F') 1 is set to a logic "1" level through a signal line 100 when a pseudo failure is instructed by a service processor (not shown). In addition, the microprogram comparison renostar 2 (hereinafter referred to as CA
It is abbreviated as DR. ) is set. The currently executing microprogram address is in register 3 (hereinafter abbreviated as ADH) K.
信号線１０２によシマイクロプログラムメモリ４（以下
、ＣＭと略す。）を指示する。マイクロプログラム命令
を逐次実行するたびに、実行中のマイクロプログラムア
ドレスは更新される。そして。The signal line 102 instructs the micro program memory 4 (hereinafter abbreviated as CM). Each time a microprogram instruction is executed sequentially, the address of the microprogram being executed is updated. and.
ＣＡＤＲ２の出力信号１０４とをデータ比較回路５に論
理１１”レベルが設定される。A logic 11'' level is set between the output signal 104 of CADR2 and the data comparison circuit 5.
データレジスタ７．８は、３６ビツトのレジスタで、そ
れぞれ３２ビツトのデータ部ＤＡ＋ＤＢと４ビツトのノ
やリティ部Ｐ、、ＰＲから成シ立りている。The data registers 7.8 are 36-bit registers each consisting of a 32-bit data section DA+DB and a 4-bit data section P, . . . PR.
通常、マイクロプログラムコマンドによシ、データレジ
スタ７からデータレジスタ８ヘデータ部は信号線１０６
によって、ノ母すティ部は信号線１０７から選択回路９
を通って同じ値が信号線１０８を介して転送される。転
送されたデータは、データレジスタ８の出力信号１０９
，１１０となって。Normally, the data section is connected to the signal line 106 from data register 7 to data register 8 by a microprogram command.
Accordingly, the mother tee section is connected from the signal line 107 to the selection circuit 9.
The same value is transferred via signal line 108 through. The transferred data is the output signal 109 of the data register 8.
, 110.
パリティチェック回路１０によってノ４リティの正常性
が試験される。The parity check circuit 10 tests the normality of the parity.
しかしながら、フリッｆ７０ツブｌと７リツプフロツ７
０６の内容が両方とも論理”１”レベルである場合、フ
リップフロッグ１の出力信号線１１１と７リツプ７０ツ
ｆ２の出力信号１１１２によって、論理積ゲート１１の
出力信号線１１３が論理″′１″レベルとなって２選択
回路９が切替わる。従って、データレジスタ７のパリテ
ィ部Ｐムは２反転回路１２によってビット反転が行われ
た後２選択回路９を通ってデータレジスタ８のパリティ
部Ｐａに設定される。パリティチェック回路１０は、デ
ータレジスタ８のノ譬すティ不正を信号線１０９゜１１
０によって検出を行ない、信号線１１４によってサービ
スプロセッサに通知を行なうと同時に。However, flip f70 tsubu l and 7 lip flop 7
When the contents of 06 are both at the logic "1" level, the output signal line 113 of the AND gate 11 becomes the logic "'1" level due to the output signal line 111 of the flip-flop 1 and the output signal 1112 of the 7-lip 70f2. The level changes and the 2 selection circuit 9 switches. Therefore, the parity part Pm of the data register 7 is bit-inverted by the 2-inversion circuit 12, and then passed through the 2-selection circuit 9 and set as the parity part Pa of the data register 8. The parity check circuit 10 detects whether the data register 8 is invalid or not on the signal line 109°11.
0 to detect and simultaneously notify the service processor via signal line 114.
フリッグ７０ッｆ１，６を論理″０”レベルにする。The flips 70f1 and 6 are set to logic "0" level.
［発明の効果］
以上説明したように本発明は、マイクロプログラムの任
意アドレスから擬似障害を発生させることによシ、擬似
障害評価時において間欠障害の擬似障害評価を簡単にで
きるという効果がある。[Effects of the Invention] As described above, the present invention has the effect that by generating a pseudo fault from an arbitrary address of a microprogram, pseudo fault evaluation of intermittent faults can be easily performed at the time of pseudo fault evaluation.
臥″″Ｆ依日臥″″F Yorihito
第１図は本発明の一実施例の構成を示すブロック図であ
る。
１．６・・・フリップフロッグ、２，３・・・マイクロ
プログラムアドレスレジスタ、７，８・・・データレジ
スタ、４・・・マイクロプログラムメモリ、５・・・比
較回路、１１・・・論理積ダート、９・・・選択回路。
１２・・・反転回路、１０・・・パリティチェック回路
。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. 1.6...Flip frog, 2,3...Microprogram address register, 7,8...Data register, 4...Microprogram memory, 5...Comparison circuit, 11...Logic product Dirt, 9...Selection circuit. 12... Inversion circuit, 10... Parity check circuit.
Claims (1)
マイクロプログラムアドレスによって指定された前記複
数のマイクロプログラム命令の特定のマイクロプログラ
ム命令を出力するマイクロプログラムメモリと、前記特
定のマイクロプログラム命令に関連したデータ部及びパ
リティ部からなる特定のデータ情報を保持する第１のデ
ータレジスタと、該第１のデータレジスタの出力を保持
する第２のデータレジスタと、該第２のデータレジスタ
の出力のパリティエラーを検出し、パリティエラーを検
出した時、障害検出信号を発生するパリティチェック回
路とを有する情報処理装置において、前記第１のデータ
レジスタから前記第２のデータレジスタへの特定のデー
タ情報のデータ転送の擬似障害を指示するための第１の
フリップフロップと、擬似障害を発生すべき特別のマイ
クロプログラムアドレスを保持するアドレスレジスタと
、該アドレスレジスタに保持された特別のマイクロプロ
グラムアドレスと実行中のマイクロプログラムアドレス
とを比較し、これらのマイクロプログラムアドレスが一
致した時、一致信号を発生する比較回路と、前記一致信
号を保持する第２のフリップフロップと、前記第１のフ
リップフロップが擬似障害を指示し、かつ前記第２のフ
リップフロップが一致信号を保持しているとき、前記第
１のデータレジスタから前記第２のデータレジスタへ転
送される特定のデータ情報の予め定められた部分を反転
する手段と、前記障害検出信号により、前記第１及び第
２のフリップフロップをリセットする手段とを有するこ
とを特徴とする情報処理装置の擬似障害発生方式。1. A microprogram memory that stores a plurality of microprogram instructions and outputs a specific microprogram instruction of the plurality of microprogram instructions specified by the microprogram address being executed; a first data register that holds specific data information consisting of a data section and a parity section; a second data register that holds the output of the first data register; and a parity error in the output of the second data register. and a parity check circuit that detects a parity error and generates a failure detection signal when a parity error is detected, the data transfer of specific data information from the first data register to the second data register. a first flip-flop for indicating a pseudo-fault, an address register for holding a special microprogram address at which a pseudo-fault should occur; a comparison circuit that compares the microprogram addresses with a program address and generates a match signal when these microprogram addresses match; a second flip-flop that holds the match signal; and the first flip-flop that indicates a pseudo failure. and means for inverting a predetermined portion of particular data information transferred from the first data register to the second data register when the second flip-flop holds a match signal. and means for resetting the first and second flip-flops using the failure detection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056373A JPH01231134A (en) | 1988-03-11 | 1988-03-11 | Artificial fault generating system for information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056373A JPH01231134A (en) | 1988-03-11 | 1988-03-11 | Artificial fault generating system for information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231134A true JPH01231134A (en) | 1989-09-14 |
Family
ID=13025452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056373A Pending JPH01231134A (en) | 1988-03-11 | 1988-03-11 | Artificial fault generating system for information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01231134A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093584A (en) * | 1996-04-18 | 2000-07-25 | Tessera, Inc. | Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads |
| US6821821B2 (en) | 1996-04-18 | 2004-11-23 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152056A (en) * | 1980-04-24 | 1981-11-25 | Mitsubishi Electric Corp | Pseudo fault generator |
| JPS5790765A (en) * | 1980-11-27 | 1982-06-05 | Nec Corp | Microprogram controller |
-
1988
- 1988-03-11 JP JP63056373A patent/JPH01231134A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152056A (en) * | 1980-04-24 | 1981-11-25 | Mitsubishi Electric Corp | Pseudo fault generator |
| JPS5790765A (en) * | 1980-11-27 | 1982-06-05 | Nec Corp | Microprogram controller |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093584A (en) * | 1996-04-18 | 2000-07-25 | Tessera, Inc. | Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads |
| US6294830B1 (en) | 1996-04-18 | 2001-09-25 | Tessera, Inc. | Microelectronic assembly with conductive terminals having an exposed surface through a dielectric layer |
| US6821821B2 (en) | 1996-04-18 | 2004-11-23 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
| US6856235B2 (en) | 1996-04-18 | 2005-02-15 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
| US7165316B2 (en) | 1996-04-18 | 2007-01-23 | Tessera, Inc. | Methods for manufacturing resistors using a sacrificial layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0260145B2 (en) | ||
| JPH0548494B2 (en) | ||
| JPS6226734B2 (en) | ||
| JPH01231134A (en) | Artificial fault generating system for information processor | |
| US5689634A (en) | Three purpose shadow register attached to the output of storage devices | |
| JPS6227831A (en) | Checking circuit for computing element | |
| JPH04248629A (en) | Arithmetic processing system | |
| JP2668382B2 (en) | Pseudo fault generation method for testing microprograms | |
| JP2548378B2 (en) | RAS check function inspection method | |
| JP3156249B2 (en) | Diagnosis method of fault detection circuit | |
| JP2578186B2 (en) | Diagnosis method of failure detection circuit | |
| JP2638319B2 (en) | I / O interface test equipment | |
| JPS61237139A (en) | Malfunction detecting system of information processor | |
| JPS63231540A (en) | Pseudo fault generating circuit | |
| JPS6161427B2 (en) | ||
| JPH01292444A (en) | Pseudo fault generating system | |
| JPS60101649A (en) | Diagnosis device of electronic computer | |
| JPS63140342A (en) | Test system for error detecting circuit | |
| JPH0474254A (en) | Microprocessor diagnostic system | |
| JPS6149244A (en) | Information processor | |
| JPS63111547A (en) | Memory control system | |
| JPH02183346A (en) | Pseudo fault generating system | |
| JPH0535611A (en) | Information processor | |
| JPH01232445A (en) | Pseudo-error generation system | |
| JPS59206944A (en) | Microprogram supervisory device |