JPH02183346A - 擬障発生方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は障害処理を行なうデータ処理装置における擬障
発生方式に関し、特に時間軸上でランダムに擬障を発生
させる方式に関する。

［従来の技術］ 従来、この種の方式としては、人手作業により任意のチ
ップのピンを零固定にする方法や、特定のソフトウェア
命令によって擬障を発生させる方法等が知られている。

［発明が解決しようとする課題］ しかしながら、上述した従来の人手による方法は、効率
が悪いことや、再現性かない等の欠点かあり、また、ソ
フトウェア命令による方法は、再現性が完全だが、擬障
発生時間に自由度（ランダム性）がないという欠点があ
った。

特に近年のデータ処理装置では、障害処理機能か充実し
つつあり、その検査手段が重要となっている。その検査
手段の中でも時間軸上の不規則に対する動作確認を行な
うための容易な手段が不足している。

そこで、本発明の技術的課題は、上記欠点に鑑み、障害
処理のデバッグを容易に行える擬障発生方式を提供する
ことである。

［課題を解決するための手段］ 本発明によれば、擬障条件を規定するアドレスを保持す
る擬障アドレスレジスタと、他装置から実行されるメモ
リ書込みアドレスと前記擬障アドレスレジスタの内容と
が一致しているか否か検出する比較器と、擬障発生を許
可する許可フラグとを有し、前記擬障アドレスレジスタ
に所望のアドレスをセットするとともに、前記許可フラ
グをオンとしておくことにより、他装置が前記所望のア
ドレスに対してメモリ書込みを実行した際、前記比較器
で一致を検出して擬障を発生させることを特徴とする擬
障発生方式が得られる。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

擬障アドレスレジスタ１０は擬障発生を起動する条件と
してのアドレス値を保持し、その出力（結線１０１）は
比較器３０で結線７０１で供給される他装置からのメモ
リ書込みアドレス値と比較される。比較した結果、一致
が検出されれば結線３０１上にアドレス一致信号を“１
”として通知する。アドレス一致信号は擬障発生の許可
状態であるか否かを表示する許可フラグ２０の値が“１
“すなわち擬障発生許可状態の場合、ＡＮＤ回路３１を
通過し結線３１１へ送られる。デコーダ５０は発生させ
るべき擬障の種類を指定するコードを保持する擬障コー
ドレジスタ４０に格納されている擬障コードを解読する
回路である。具体的に演算処理装置においてはキャッシ
ュ・メモリの擬障、ソフトウェア用レジスタ（汎用レジ
スタ等）の擬障、ハードウェアレジスタの擬障等、アー
キテクチャに依存した擬障コードを準備している。実施
例では、結線５０１としてハードウェアレジスタの擬障
信号を示している。

この（ｉ号はＯＲ回路５１で実際のハードウェアレジス
タの故障検出信号（結線９０５）と論理和がとられ故障
検出フラグ６０を“１″にセットする。故障検出フラグ
６０出力はエラー通知信号（結線６０１）として障害処
理装置に通知される。

本実施例では記載していないが、障害処理は診断装置や
サービス・プロセッサ等が主力となって実行する。

次に擬障アドレスレジスタ１０等の設定について説明す
る。

擬障アドレスレジスタ１０．許ｎＪフラグ２０゜擬障コ
ードレジスタ４０のセットはマイクロ・プログラムから
実行ｌ′＋１能となっており、ソフトウェア命令からセ
ットすることも可能である。また、サービス・プロセッ
サを通じてマイクロ・プログラムを制御しセットするこ
とも可能であり、サービス・プロセッサにはオペレータ
（人間）の指示をマイクロプログラムに通知する手段を
有しているので人手でコンソールからセットする方法も
可能である。マイクロプログラムで許可フラグ２０が“
１“にセットされると擬障発生機構が有効となる。ただ
し、本実施例においては擬障コードレジスタ４０の値に
よっては、結線３１１がｌ“とならなくても擬障の発生
を有効とすることもある。

第２図は他装置からのメモリ書込みアドレス（結線７０
１）の生成部のブロック図である。自装置９００は第１
図のブロック図を含む演算処理装置であり、メモリ９２
０は主記憶部であり、システムバス・９３０を介して各
装置からアクセスされるようになっている。他装置９１
０は自装置と同一の演算処理装置あるいは転送装置ある
いは診断装置を示している。転送装置を介して入出力装
置に接続され、診断装置を介してサービスプロセッサに
接続している。

地袋Ｍ９１０からメモリ書込みが実行されると書込みを
示すコマンドとメモリ書込みアドレスがシステムバス９
３０上に出力される。自装置９００はシステムバスを監
視していることにより他装置９１０がメモリ９２０へ書
込みを実行していることをデコーダ７１で書込みを示す
コマンドを解読することで知りその書込みアドレスをア
ドレスレジスタ７０ヘセツトする。このアドレスレジス
タ７０の内容が結線７０１を介して第１図の比較器３０
へ接続される。

本図で示したデコード７１およびアドレスレジスタ７０
は、自装置のキャッシュメモリの無効化処理を実行する
ために必要な回路であり、特に本発明を実現するために
追加する必要はない。

次に第３図のタイムチャートを用いて説明する。

前述のようにマイクロプログラムによってｔｌ（タイミ
ング）で擬障アドレスレジスター０のセットが指示され
ｔ２でＮ’がセットされる。

ｔ２ではさらに擬障コードレジスタ４０のセットか指示
されｔ３で“９”がセットされる。ｔ３ではさらに許ｒ
１１フラグ２０のセットが指示され、ｔ４で許口Ｊフラ
グが“１”となりｔ４以降アドレス一致信号（第１図の
結線３０１）が有効となる。

以上のようにして擬障発生の準備が終るとマイクロプロ
グラムは、プログラムの開始あるいは再開を指示する。

ｔ４以降は他装置のメモリ書込み毎に書込みアドレスが
チエツクされる。ｔ　で実行する他装置のメモリ書込み
アドレスが“Ｎ”の場合、（でアドレスレジスタ７０に
“Ｎ”がセｎ＋］ ツトされると比較器３０で一致され前述のようにして検
出フラグ６０がｔ　　で“１″となりエラｎ＋２ 一通知を行なう。

［発明の効果］ 以上説明したように、本発明は他装置がメモリ書込みを
実行したとき、そのアドレスがあらかじめ設定された擬
障アドレスと一致したときに擬障を発生することにより
、自装置と非同期に擬障を発生させることが可能となり
、障害処理機能のデバッグを人手によらずに十分評価す
るようにできる効果がある。

【図面の簡単な説明】

第１図、第２図は本発明のブロック図、第３図は本発明
のタイムチャートである。 １０．４０．７０・・・レジスタ、２０．６０・・・フ
リップ・フロップ、３０・・・比較器、５０．７１・・
デコーダ、３１・・・ＡＮＤ回路、５１・・・ＯＲ回路
。

Claims (1)

1. 【特許請求の範囲】 １）擬障条件を規定するアドレスを保持する擬障アドレ
   スレジスタと、他装置から実行されるメモリ書込みアド
   レスと前記擬障アドレスレジスタの内容とが一致してい
   るか否か検出する比較器と、擬障発生を許可する許可フ
   ラグとを有し、 前記擬障アドレスレジスタに所望のアドレスをセットす
   るとともに、前記許可フラグをオンとしておくことによ
   り、他装置が前記所望のアドレスに対してメモリ書込み
   を実行した際、前記比較器で一致を検出して擬障を発生
   させることを特徴とする擬障発生方式。