JPH01212123A - 量子化器 - Google Patents
量子化器Info
- Publication number
- JPH01212123A JPH01212123A JP3682588A JP3682588A JPH01212123A JP H01212123 A JPH01212123 A JP H01212123A JP 3682588 A JP3682588 A JP 3682588A JP 3682588 A JP3682588 A JP 3682588A JP H01212123 A JPH01212123 A JP H01212123A
- Authority
- JP
- Japan
- Prior art keywords
- integrator
- gain
- quantizer
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000013139 quantization Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 13
- 230000002238 attenuated effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はノイズシェービング形Ａ／Ｄ 、 Ｄ／Ａ変
換器のノイズシェービング処理を行う量子化器に関し、
これの利得を可変にすることにより高精度化を図るもの
である。
換器のノイズシェービング処理を行う量子化器に関し、
これの利得を可変にすることにより高精度化を図るもの
である。
「従来の技術」
従来技術の説明をＤ／Ａ変換器により行う。Ａ／Ｄ変換
器については構成要素（積分器、加算器等）がアナログ
回路（：なるだけで技術的には同一である。従来の計数
形又は荷重回路網ン用いたＤ／Ａ変換器を可変利得とす
る場合は第１０図に示すように入力に可変【−ｎ倍可能
な回路１３をそう人し、Ｄ／Ａ変換器１４に回路１３の
出力を入力するだけで良かった。ここで１１はディジタ
ル入力、１２はアナログ出力である。
器については構成要素（積分器、加算器等）がアナログ
回路（：なるだけで技術的には同一である。従来の計数
形又は荷重回路網ン用いたＤ／Ａ変換器を可変利得とす
る場合は第１０図に示すように入力に可変【−ｎ倍可能
な回路１３をそう人し、Ｄ／Ａ変換器１４に回路１３の
出力を入力するだけで良かった。ここで１１はディジタ
ル入力、１２はアナログ出力である。
第１１図はノイズシェービング形Ｄ／Ａ変換器として一
般的に良く知られている△−Σ形Ｄ／Ａ変換器の構成で
あり、ディジタル人力１１はへ一Σ量子化器２０内のデ
ィジタル減算器２１に入力され、その出力はディジタル
積分器２２で積分され、積分器２２の出力は低ビットの
ディジタル値にディジタルコンパレータ２３で変換され
、その変換出力はディジタル減算器２１へ供給されると
共に低ビットのディジタル値をアナログ値に変換するＤ
／Ａ変換器２４へ供給される。
般的に良く知られている△−Σ形Ｄ／Ａ変換器の構成で
あり、ディジタル人力１１はへ一Σ量子化器２０内のデ
ィジタル減算器２１に入力され、その出力はディジタル
積分器２２で積分され、積分器２２の出力は低ビットの
ディジタル値にディジタルコンパレータ２３で変換され
、その変換出力はディジタル減算器２１へ供給されると
共に低ビットのディジタル値をアナログ値に変換するＤ
／Ａ変換器２４へ供給される。
第１２図は第１１図に示した△−Σ形Ｄ／Ａ変換器の入
力に可変ｎ倍回路１３を付加したものである。
力に可変ｎ倍回路１３を付加したものである。
「発明が解決しようとする課題」
第１２図において可変ｎ倍回路１３を動作させることを
考える。ノイズシェービング量子化器２０では積分器２
２の出力をディジタルコンパレータ２３で量子化した後
、その量子化値を積分器２２に減算により負帰還する。
考える。ノイズシェービング量子化器２０では積分器２
２の出力をディジタルコンパレータ２３で量子化した後
、その量子化値を積分器２２に減算により負帰還する。
すると積分器２２の中にはディジタルコンパレータ２３
で生じた量子化雑音が積分され、これと次の入力とを加
算し、さらに量子化することにより量子化雑音に積分特
性と逆の特性をもたせ高周波領域に量子化雑音を分布さ
せる。このため量子化器の動作中に入力値２０倍に倍率
を変化させると、変化させた時点では積分器２２には倍
率を変化させる前の量子化雑音が残っているのに対し、
入力には倍率を変化させたデータが入ってくるため、こ
の倍率の差が誤差として積分器２２内に残ってしまうた
め雑音が発生する。量子化器２２の利得が２のとき入力
データＸは２Ｘと表わされるとすると初期状態からｎ−
１番目まで量子化器２０の利得が１でデータが入りたと
きの積分器２２内の誤差は −ｔ Σ （Ｘｋ−Ｙｋ） ・・・・・・・
・・（１）ｋ＝＝。
で生じた量子化雑音が積分され、これと次の入力とを加
算し、さらに量子化することにより量子化雑音に積分特
性と逆の特性をもたせ高周波領域に量子化雑音を分布さ
せる。このため量子化器の動作中に入力値２０倍に倍率
を変化させると、変化させた時点では積分器２２には倍
率を変化させる前の量子化雑音が残っているのに対し、
入力には倍率を変化させたデータが入ってくるため、こ
の倍率の差が誤差として積分器２２内に残ってしまうた
め雑音が発生する。量子化器２２の利得が２のとき入力
データＸは２Ｘと表わされるとすると初期状態からｎ−
１番目まで量子化器２０の利得が１でデータが入りたと
きの積分器２２内の誤差は −ｔ Σ （Ｘｋ−Ｙｋ） ・・・・・・・
・・（１）ｋ＝＝。
（Ｘ：量子化器入力、Ｙ：量子化器出力）で表わされる
が、同じく初期状態からｎ−１番目まで量子化器２０の
利得が２でデータが入ってきたときの積分器２２内の誤
差は となる。ここで初期状態からｎ −１番目までは量子化
利得が１で、ｎ番目以後ｎ＋ｍ番目まで利得が２であっ
たときの積分器２２内の誤差はである。しかし正常なノ
イズシェービング？行うためＣ＝はｎ＋ｍ番目の積分器
２２の誤差は初期状態からｎ＋ｍ番目まで量子化器２つ
の利得が２だったように見えなければならず、その量は
でなければならない、このため ・・・・・・・・・・・・・・・（５）が積分器２２内
に余分な誤差として生じてしまいこれがＳ／Ｎを劣化官
七名。
が、同じく初期状態からｎ−１番目まで量子化器２０の
利得が２でデータが入ってきたときの積分器２２内の誤
差は となる。ここで初期状態からｎ −１番目までは量子化
利得が１で、ｎ番目以後ｎ＋ｍ番目まで利得が２であっ
たときの積分器２２内の誤差はである。しかし正常なノ
イズシェービング？行うためＣ＝はｎ＋ｍ番目の積分器
２２の誤差は初期状態からｎ＋ｍ番目まで量子化器２つ
の利得が２だったように見えなければならず、その量は
でなければならない、このため ・・・・・・・・・・・・・・・（５）が積分器２２内
に余分な誤差として生じてしまいこれがＳ／Ｎを劣化官
七名。
このため従来の技術では高精度な可変利得量子化器は実
現し得ながった。
現し得ながった。
この発明の目的は利得変化点で積分器内に生ずる誤差を
除去するノイズシェービング形可変利得量子化器を提供
することにある。
除去するノイズシェービング形可変利得量子化器を提供
することにある。
「課題を解決するための手段」
この第１発明によれば六方信号）ａ’Ａ倍（Ａは実数）
する第１の回路と、その第１の回路のＡの変化時に、積
分器内′の積分されたアナログ値又はディジタル値をＡ
の変化分ΔＡ倍する第２の回路とを設ける。
する第１の回路と、その第１の回路のＡの変化時に、積
分器内′の積分されたアナログ値又はディジタル値をＡ
の変化分ΔＡ倍する第２の回路とを設ける。
この第２発明によれば積分器の出力をＡ倍する第１の回
路と、コンパレータの出力を１／Ａ倍して積分器に帰還
する第２の回路とを設ける。
路と、コンパレータの出力を１／Ａ倍して積分器に帰還
する第２の回路とを設ける。
つまりこの発明によれば量子化器の利得変化点で積分器
内に生ずる誤差を除去するために、量子化器の変化分の
利得と同一の利得を、量子化器の利得変化時点の積分器
内の誤差に乗算することにより、利得変化時に生ずる誤
差ビ完全に除去する。
内に生ずる誤差を除去するために、量子化器の変化分の
利得と同一の利得を、量子化器の利得変化時点の積分器
内の誤差に乗算することにより、利得変化時に生ずる誤
差ビ完全に除去する。
「実施例」
第１図は第１発明の実施例を示す。ディジタル人力１１
は乗算器２５で端子２６よりの乗数Ａが乗算され、その
乗算器２５の出力は減算器２１へ供給され、減算器２１
の出力は加算器２７へ供給され、加算器２７の出力はコ
ンパレータ２３へ供給され、コンパレータ２３の出力は
量子化器出力２８とされ、これは１タイミング遅延器２
９を介して減算器２１へ供給される。加算器２７の出力
は１タイミング遅延器３１へ供給され、遅延器３１の出
力はセレクタ３２の端子１へ直接供給されると共に、乗
算器３３を介してセレクタ３２の端子２へ供給される。
は乗算器２５で端子２６よりの乗数Ａが乗算され、その
乗算器２５の出力は減算器２１へ供給され、減算器２１
の出力は加算器２７へ供給され、加算器２７の出力はコ
ンパレータ２３へ供給され、コンパレータ２３の出力は
量子化器出力２８とされ、これは１タイミング遅延器２
９を介して減算器２１へ供給される。加算器２７の出力
は１タイミング遅延器３１へ供給され、遅延器３１の出
力はセレクタ３２の端子１へ直接供給されると共に、乗
算器３３を介してセレクタ３２の端子２へ供給される。
乗算器３３は端子３４からの乗数へＡを乗算する。セレ
クタ３２は端子３５の制御信号より端子１又は２を出力
端子３へ接続し、セレクタ３２の出力端子３は加算器２
７に接続される。セレクタ３２で入力端子１を出力端子
３に接続した時、加算器２７、遅延器３１は利得１の積
分器２２と同等の作用をする。１タイミング遅延器２９
．３１はＤ形フリップフロップで容易に構成可能である
。
クタ３２は端子３５の制御信号より端子１又は２を出力
端子３へ接続し、セレクタ３２の出力端子３は加算器２
７に接続される。セレクタ３２で入力端子１を出力端子
３に接続した時、加算器２７、遅延器３１は利得１の積
分器２２と同等の作用をする。１タイミング遅延器２９
．３１はＤ形フリップフロップで容易に構成可能である
。
この回路の動作を説明する。Ａを１とし、セレクタ３２
の入力端子１を出力端子３に接続すると通常の利得１の
ノイズシェービング形量子化器として動作する。つぎに
利得を変えるときには、まずＡの変化分ΔＡを積分器の
乗算器３３にセットし、積分器内に残っている誤差と乗
算する。セレクタ３２の入力端子２を出力端子３に接続
しΔＡを乗算した値を新たな積分器内の誤差とする。こ
の後セレクタ３２は入力端子１を出力端子３に接続する
ようにする。この後利得Ａが乗算された入力データを積
分器で積分し、コンパレータ２３で低ビットのディジタ
ル値に変換し、出力を積分器（：帰還する。
の入力端子１を出力端子３に接続すると通常の利得１の
ノイズシェービング形量子化器として動作する。つぎに
利得を変えるときには、まずＡの変化分ΔＡを積分器の
乗算器３３にセットし、積分器内に残っている誤差と乗
算する。セレクタ３２の入力端子２を出力端子３に接続
しΔＡを乗算した値を新たな積分器内の誤差とする。こ
の後セレクタ３２は入力端子１を出力端子３に接続する
ようにする。この後利得Ａが乗算された入力データを積
分器で積分し、コンパレータ２３で低ビットのディジタ
ル値に変換し、出力を積分器（：帰還する。
（１）〜（５）式を用い説明する。条件は従来技術の説
明と同様、初期状態からｎ−１番目のデータ入力までは
利得１、ｎ番目からｎ＋ｍ番目までは利得２とする。
明と同様、初期状態からｎ−１番目のデータ入力までは
利得１、ｎ番目からｎ＋ｍ番目までは利得２とする。
ｎ−１番目データを処理した微積分器≦：残りでいる誤
差は（１）式同様 である。しかしこの後この発明回路ではｎ番目データ入
力利得と、ｎ−１番目六方時の利得との差分な積分器内
の誤差に乗算するため、この場合の利得の差分は２であ
るため、積分器内の誤差はぎにｎ番目からｎ−１−ｍ番
目までは利得２として動作する。するとｎ−１−ｍ番目
での余分な誤差ΔＮはとなり、従来技術で生じていたよ
うな余分な誤差は発生しない。これによりこの発明を用
いると高精度なノイズシェービング形可変利得量子化器
が実現可能となる。
差は（１）式同様 である。しかしこの後この発明回路ではｎ番目データ入
力利得と、ｎ−１番目六方時の利得との差分な積分器内
の誤差に乗算するため、この場合の利得の差分は２であ
るため、積分器内の誤差はぎにｎ番目からｎ−１−ｍ番
目までは利得２として動作する。するとｎ−１−ｍ番目
での余分な誤差ΔＮはとなり、従来技術で生じていたよ
うな余分な誤差は発生しない。これによりこの発明を用
いると高精度なノイズシェービング形可変利得量子化器
が実現可能となる。
第２図はこの発明を用いたＤ／Ａ変換器の例である。１
１はディジタル入力、１２はアナログ出力であり、この
発明量子化器３６がＤ／Ａ変換器１４の入力側に挿入さ
れ、Ｄ／Ａ変換器１４の出力側にアナログの可変アッテ
ネータ３７が挿入される。端子３８は量子化器３６の利
得制御入力、端子３９はアッテネータ３７の減衰量制御
入力である。
１はディジタル入力、１２はアナログ出力であり、この
発明量子化器３６がＤ／Ａ変換器１４の入力側に挿入さ
れ、Ｄ／Ａ変換器１４の出力側にアナログの可変アッテ
ネータ３７が挿入される。端子３８は量子化器３６の利
得制御入力、端子３９はアッテネータ３７の減衰量制御
入力である。
この回路では入力値が小さくなると端子３８を制御して
、量子化器３６で利得をかけ、それをＤ／Ａ変換し、そ
の出力のアナログ値Ｃ：対しアッテネータ３７により、
量子化器３６でかけた利得量と同量の減衰をかける。す
るとアッテネータ３７の減衰によりＤ／Ａ変換器１４が
発生する雑音も減衰され、Ｓ／Ｎが向上する。
、量子化器３６で利得をかけ、それをＤ／Ａ変換し、そ
の出力のアナログ値Ｃ：対しアッテネータ３７により、
量子化器３６でかけた利得量と同量の減衰をかける。す
るとアッテネータ３７の減衰によりＤ／Ａ変換器１４が
発生する雑音も減衰され、Ｓ／Ｎが向上する。
第３図はこのＳ／Ｎの向上を示したものである。
−船釣Ｄ／Ａ変換器１４は線４１に示すように入力レベ
ル比例してＳ／Ｎが小さくなる。しかし第２図を用い入
力が一６ｄＢになったとき量子化器３６の利得を２、入
力が一１２ｄＢになったとき量子化器３６の利得を４．
入力が一１８ｄＢとなりたとき利得を８とし、アッテネ
ータ３７の減衰量を利得と等しくすると、その全体の入
出力特性のＳ／Ｎは線４２のようになる。
ル比例してＳ／Ｎが小さくなる。しかし第２図を用い入
力が一６ｄＢになったとき量子化器３６の利得を２、入
力が一１２ｄＢになったとき量子化器３６の利得を４．
入力が一１８ｄＢとなりたとき利得を８とし、アッテネ
ータ３７の減衰量を利得と等しくすると、その全体の入
出力特性のＳ／Ｎは線４２のようになる。
このように量子化器３６で入力に利得をかけ、Ｄ／Ａ変
換器１４の出力に付加したアッテネータ３７で信号を減
衰させることにより、Ｄ／Ａ変換器自体が発生する雑音
をも減衰させ低入力レベルでＤ／Ａ変換器１４が有する
Ｓ／Ｎより高いＳ／Ｎを得ることが可能となる。
換器１４の出力に付加したアッテネータ３７で信号を減
衰させることにより、Ｄ／Ａ変換器自体が発生する雑音
をも減衰させ低入力レベルでＤ／Ａ変換器１４が有する
Ｓ／Ｎより高いＳ／Ｎを得ることが可能となる。
第４図はＤ／Ａ変換器に適用するためのこの発明の詳細
な実施例であり、第１図と対応する部分には同、−符号
を付けである。利得入力３８は減算器４３に直接供給さ
れると共に１タイミング遅延器４４を介して供給される
。減算器４３の出力は加算器４５で１加算されて乗算器
３３へ供給される。コンパレータ２３の代りに用いられ
た局部量゛子化器４７は入力ディジタル信号を低ビット
のディジタル信号に変換する。回路４６は利得入力端子
３８から入力されたＡに対しΔＡ＋１を発生し、ΔＡ＋
１を作ることにより第１図中にあるセレクタ３２を削除
した。この回路の動作原理は第１図と同一である。この
ようにこの発明の回路は既存の回路により容易に実現可
能である。なおＡに２のべき乗の値だけを入るようにす
ると乗算器２５にはビットシフト回路を用いることが可
能となる。
な実施例であり、第１図と対応する部分には同、−符号
を付けである。利得入力３８は減算器４３に直接供給さ
れると共に１タイミング遅延器４４を介して供給される
。減算器４３の出力は加算器４５で１加算されて乗算器
３３へ供給される。コンパレータ２３の代りに用いられ
た局部量゛子化器４７は入力ディジタル信号を低ビット
のディジタル信号に変換する。回路４６は利得入力端子
３８から入力されたＡに対しΔＡ＋１を発生し、ΔＡ＋
１を作ることにより第１図中にあるセレクタ３２を削除
した。この回路の動作原理は第１図と同一である。この
ようにこの発明の回路は既存の回路により容易に実現可
能である。なおＡに２のべき乗の値だけを入るようにす
ると乗算器２５にはビットシフト回路を用いることが可
能となる。
第５図はＡ／Ｄ変換器に適用するためのこの発明の詳細
な実施例を示し、第４図と対応する部分には同一符号を
付けである。端子５１よりのアナログ入力は乗算器２５
に相当するスイッチトキャパシタ形の入力可変利得回路
５２に人力され、入力可変利得回路５２のスイッチがス
イッチ制御回路５３で制御されて、アナログ入力に対し
利得Ａが乗算される。その乗算出力は積分器５４で積分
される。この積分器５４は可変利得積分器５５と、して
構成され、スイッチ制御回路５６により制御され、ΔＡ
＋１が乗算される。積分器５５の出力はコンパレータ２
３へ供給され、コンパレータ２３の出力はディジタル出
力２８とされると共に可変利得Ｄ／Ａ変換器５７へ供給
され、Ｄ／Ａ変換器５７の出力は積分器５４へ帰還され
る。Ｄ／Ａ変換器５７のスイッチはスイッチ制御回路５
８によリディジタル出力２８、利得入力Ａにもとすいて
制御される。この回路では利得人力Ａを１，２゜３．４
と変化させることができる。
な実施例を示し、第４図と対応する部分には同一符号を
付けである。端子５１よりのアナログ入力は乗算器２５
に相当するスイッチトキャパシタ形の入力可変利得回路
５２に人力され、入力可変利得回路５２のスイッチがス
イッチ制御回路５３で制御されて、アナログ入力に対し
利得Ａが乗算される。その乗算出力は積分器５４で積分
される。この積分器５４は可変利得積分器５５と、して
構成され、スイッチ制御回路５６により制御され、ΔＡ
＋１が乗算される。積分器５５の出力はコンパレータ２
３へ供給され、コンパレータ２３の出力はディジタル出
力２８とされると共に可変利得Ｄ／Ａ変換器５７へ供給
され、Ｄ／Ａ変換器５７の出力は積分器５４へ帰還され
る。Ｄ／Ａ変換器５７のスイッチはスイッチ制御回路５
８によリディジタル出力２８、利得入力Ａにもとすいて
制御される。この回路では利得人力Ａを１，２゜３．４
と変化させることができる。
この回路の動作原理は第、１図と同一である。このよう
（二この発明は簡単なスイッチトキャパシタ回路を組み
合せることによりＡ／Ｄ変換器用としても実施可能であ
る。
（二この発明は簡単なスイッチトキャパシタ回路を組み
合せることによりＡ／Ｄ変換器用としても実施可能であ
る。
第６図は第２発明の実施例７示し、第１図と対応する部
分には同一符号を付けである。この例では積分器６１の
出力を乗算器６２でＡ倍してコンパレータ２３へ供給し
、コンパレータ２３、つまり局部量子化器の出力を乗算
器６３で１／Ａ倍して減算器２１へ帰還している。この
場合（１）〜（５）式を用いてｎ十ｍ番目での余分な誤
差ΔＮを求めると、 となり、雑音は発生しない。
分には同一符号を付けである。この例では積分器６１の
出力を乗算器６２でＡ倍してコンパレータ２３へ供給し
、コンパレータ２３、つまり局部量子化器の出力を乗算
器６３で１／Ａ倍して減算器２１へ帰還している。この
場合（１）〜（５）式を用いてｎ十ｍ番目での余分な誤
差ΔＮを求めると、 となり、雑音は発生しない。
第７図はこの発明をＤ／Ａ変換用量子化器に適用した例
を示し、第４図、第６図と対応する部分には同一符号を
付けである。
を示し、第４図、第６図と対応する部分には同一符号を
付けである。
第８図は第２発明をＡ／Ｄ変換用量子化器に適用した例
を示し、第５図と対応する部分には同一符号を付けであ
る。端子５１よりのアナログ入力はスイッチトキャパシ
タ回路６５？：通じて積分器５４へ供給され、積分器５
４の出力はアナログ乗算器６６へ供給される。アナログ
乗算器６６は端子３８の利得人力Ａに応じてスイッチ制
御回路６７で制御され、１倍、２倍、３倍、４倍のアナ
ログ乗算を行う。アナログ乗算器６６の出力がコンパレ
ータ２３へ供給される。コンパレータ２３の出力を帰還
するＤ／Ａ変換器５７はスイッチ制御回路５８によりコ
ンパレータ２３の出力と１／Ａとにより制御される。ア
ナログ乗算器６６としては可変利得増幅器の他に第９図
に示すように可変減衰器として構成してもよい。
を示し、第５図と対応する部分には同一符号を付けであ
る。端子５１よりのアナログ入力はスイッチトキャパシ
タ回路６５？：通じて積分器５４へ供給され、積分器５
４の出力はアナログ乗算器６６へ供給される。アナログ
乗算器６６は端子３８の利得人力Ａに応じてスイッチ制
御回路６７で制御され、１倍、２倍、３倍、４倍のアナ
ログ乗算を行う。アナログ乗算器６６の出力がコンパレ
ータ２３へ供給される。コンパレータ２３の出力を帰還
するＤ／Ａ変換器５７はスイッチ制御回路５８によりコ
ンパレータ２３の出力と１／Ａとにより制御される。ア
ナログ乗算器６６としては可変利得増幅器の他に第９図
に示すように可変減衰器として構成してもよい。
なおコンパレータ２３がＯレベルを中心として入力がそ
れより大きいか小さいかを判定する２値のコンパレータ
の場合はアナログ乗算器６６は不要である。
れより大きいか小さいかを判定する２値のコンパレータ
の場合はアナログ乗算器６６は不要である。
「発明の効果」
以上説明したようにこの発明を用いると、ノイズシェー
ビング方式の量子化器ン高精度に可変利得にできる特長
を有する。
ビング方式の量子化器ン高精度に可変利得にできる特長
を有する。
さらに第２図に示したような構成を用いると、使用した
Ｄ／Ａ変換器のＳ／Ｎ特性よりも高いＳ／Ｎ特性を得る
ことが可能となると言った特長を有している。またこの
発明回路において、可変にする利得を２のべき乗に限定
すれば、データのビットシフトだけで乗算を実現でき乗
算器が不要となり回路は小さくＬＳＩ化にも適している
。
Ｄ／Ａ変換器のＳ／Ｎ特性よりも高いＳ／Ｎ特性を得る
ことが可能となると言った特長を有している。またこの
発明回路において、可変にする利得を２のべき乗に限定
すれば、データのビットシフトだけで乗算を実現でき乗
算器が不要となり回路は小さくＬＳＩ化にも適している
。
第１図は第１発明の実施例を示すブロック図。
第２図は第１図に示した回路を用いたＤ／Ａ変換器を示
すブロック図、第３図は第２図のＤ／Ａ変換器の特性図
、第４図は第１発明をＤ／Ａ変換用量子化器に適用した
例を示すブロック図、第５図は第１発明をＡ／Ｄ変換用
量子化器に適用した例を示す回路図、第６図は第２発明
の実施例を示すブロック図、第７図は第２発明をＤ／Ａ
変換用量子化器に適用した例を示すブロック図、第８図
及び第９図はそれぞれ第２発明なＡ／Ｄ変換用量子化器
に適用した例を示す回路図、第１０図は従来の可変利得
Ｄ／Ａ変換器を示すブロック図、第１１図は従来のノイ
ズシェービング量子化器とＤ／Ａ変換器とを組み合せた
ブロック図、第１２図は従来の可変利得ノイズシェービ
ング量子化器とＤ／Ａ変換器とを組み合せたブロック図
である。 特許出願人 日本電信電話株式会社 代 理 人 草 野 卓″＋７１
圓 学 ２ 図 ＋）６ 図 ヤ ７図
すブロック図、第３図は第２図のＤ／Ａ変換器の特性図
、第４図は第１発明をＤ／Ａ変換用量子化器に適用した
例を示すブロック図、第５図は第１発明をＡ／Ｄ変換用
量子化器に適用した例を示す回路図、第６図は第２発明
の実施例を示すブロック図、第７図は第２発明をＤ／Ａ
変換用量子化器に適用した例を示すブロック図、第８図
及び第９図はそれぞれ第２発明なＡ／Ｄ変換用量子化器
に適用した例を示す回路図、第１０図は従来の可変利得
Ｄ／Ａ変換器を示すブロック図、第１１図は従来のノイ
ズシェービング量子化器とＤ／Ａ変換器とを組み合せた
ブロック図、第１２図は従来の可変利得ノイズシェービ
ング量子化器とＤ／Ａ変換器とを組み合せたブロック図
である。 特許出願人 日本電信電話株式会社 代 理 人 草 野 卓″＋７１
圓 学 ２ 図 ＋）６ 図 ヤ ７図
Claims (2)
- （１）アナログまたはディジタルの入力信号を積分器で
積分し、その積分出力をコンパレータにより量子化し、
上記積分器にコンパレータ出力を負帰還することにより
量子化雑音を高周波領域に分布させるＡ／Ｄ変換用又は
Ｄ／Ａ変換用ノイズシェービング量子化器において、 入力信号をＡ倍（Ａは実数）する第１の回路と、 その第１の回路のＡの変化時に、上記積分器内に積分さ
れた値をＡの変化分ΔＡ倍する第２の回路とを具備する
ことを特徴とする量子化器。 - （２）アナログまたはディジタルの入力信号を積分器で
積分し、その積分出力をコンパレータにより量子化し、
上記積分器にコンパレータ出力を負帰還することにより
量子化雑音を高周波領域に分布させるＡ／Ｄ変換器用又
はＤ／Ａ変換器用ノイズシェービング量子化器において
、 上記積分器出力をＡ倍する第１の回路と、 上記コンパレータ出力を１／Ａ倍して上記積分器に帰還
する第２の回路とを具備することを特徴とする量子化器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036825A JP2556723B2 (ja) | 1988-02-19 | 1988-02-19 | 量子化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036825A JP2556723B2 (ja) | 1988-02-19 | 1988-02-19 | 量子化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212123A true JPH01212123A (ja) | 1989-08-25 |
| JP2556723B2 JP2556723B2 (ja) | 1996-11-20 |
Family
ID=12480526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036825A Expired - Lifetime JP2556723B2 (ja) | 1988-02-19 | 1988-02-19 | 量子化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556723B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310420A (ja) * | 1989-06-07 | 1991-01-18 | Nec Corp | アナログ・ディジタル変換器 |
| JPH0722951A (ja) * | 1991-11-29 | 1995-01-24 | Nec Corp | ノイズシェイパ |
-
1988
- 1988-02-19 JP JP63036825A patent/JP2556723B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310420A (ja) * | 1989-06-07 | 1991-01-18 | Nec Corp | アナログ・ディジタル変換器 |
| JPH0722951A (ja) * | 1991-11-29 | 1995-01-24 | Nec Corp | ノイズシェイパ |
| JP2822734B2 (ja) * | 1991-11-29 | 1998-11-11 | 日本電気株式会社 | ノイズシェイパ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2556723B2 (ja) | 1996-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4467316A (en) | Generalized interpolative method for digital/analog conversion of PCM signals | |
| CA1112366A (en) | Apparatus for analog to digital conversion | |
| US6384761B1 (en) | Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters | |
| US7602320B2 (en) | Systems and methods for companding ADC-DSP-DAC combinations | |
| US5124703A (en) | Digital signal requantizing circuit using multistage noise shaping | |
| JPH11308109A (ja) | Ｄ／ａ変換装置 | |
| JPH0514195A (ja) | デイジタル／アナログ変換装置 | |
| US5144306A (en) | Noise shaping circuit | |
| KR100497702B1 (ko) | 디지털데이터변환장치 | |
| US6300890B1 (en) | Delta-sigma modulator and AD converter | |
| JPH05304475A (ja) | ノイズシェイパ | |
| JPH05314165A (ja) | 擬似移動平均回路 | |
| JPH01212123A (ja) | 量子化器 | |
| US6570512B1 (en) | Circuit configuration for quantization of digital signals and for filtering quantization noise | |
| US6621430B2 (en) | Antisaturation system for an analog-to-digital converter | |
| US5602874A (en) | Method and apparatus for reducing quantization noise | |
| KR102037610B1 (ko) | Sar 양자화기를 사용하는 델타 시그마 adc | |
| JP2822734B2 (ja) | ノイズシェイパ | |
| JP3010940B2 (ja) | デルタシグマ変調器 | |
| KR100193359B1 (ko) | 델타.시그마형 d/a 변환기 | |
| KR19980701910A (ko) | 피드-포워드 ａｇｃ를 갖는 필터 | |
| JP3042201B2 (ja) | ノイズシェイパ | |
| JPH0145254B2 (ja) | ||
| JPH0514084A (ja) | デイジタルゲイン制御装置 | |
| JP2797467B2 (ja) | 量子化器および逆量子化器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070905 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |