JPH01212123A - Quantizer - Google Patents
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はノイズシェービング形Ａ／Ｄ 、 Ｄ／Ａ変
換器のノイズシェービング処理を行う量子化器に関し、
これの利得を可変にすることにより高精度化を図るもの
である。[Detailed Description of the Invention] "Industrial Application Field" The present invention relates to a quantizer that performs noise shaving processing for a noise shaving type A/D and D/A converter.
High precision is achieved by making the gain variable.
「従来の技術」
従来技術の説明をＤ／Ａ変換器により行う。Ａ／Ｄ変換
器については構成要素（積分器、加算器等）がアナログ
回路（：なるだけで技術的には同一である。従来の計数
形又は荷重回路網ン用いたＤ／Ａ変換器を可変利得とす
る場合は第１０図に示すように入力に可変【−ｎ倍可能
な回路１３をそう人し、Ｄ／Ａ変換器１４に回路１３の
出力を入力するだけで良かった。ここで１１はディジタ
ル入力、１２はアナログ出力である。"Prior Art" The prior art will be explained using a D/A converter. Regarding A/D converters, the components (integrator, adder, etc.) are analog circuits (: technically they are the same. In the case of variable gain, it is sufficient to input the circuit 13 that can be varied by -n times as shown in FIG. 10, and input the output of the circuit 13 to the D/A converter 14.Here, 11 is a digital input, and 12 is an analog output.
第１１図はノイズシェービング形Ｄ／Ａ変換器として一
般的に良く知られている△−Σ形Ｄ／Ａ変換器の構成で
あり、ディジタル人力１１はへ一Σ量子化器２０内のデ
ィジタル減算器２１に入力され、その出力はディジタル
積分器２２で積分され、積分器２２の出力は低ビットの
ディジタル値にディジタルコンパレータ２３で変換され
、その変換出力はディジタル減算器２１へ供給されると
共に低ビットのディジタル値をアナログ値に変換するＤ
／Ａ変換器２４へ供給される。FIG. 11 shows the configuration of a △-Σ type D/A converter which is generally well known as a noise shaving type D/A converter. The output of the integrator 22 is converted into a low-bit digital value by a digital comparator 23, and the converted output is supplied to the digital subtracter 21 and the low-bit digital value. Converting bit digital value to analog value D
/A converter 24.
第１２図は第１１図に示した△−Σ形Ｄ／Ａ変換器の入
力に可変ｎ倍回路１３を付加したものである。FIG. 12 shows a configuration in which a variable n-times circuit 13 is added to the input of the Δ-Σ type D/A converter shown in FIG.
「発明が解決しようとする課題」
第１２図において可変ｎ倍回路１３を動作させることを
考える。ノイズシェービング量子化器２０では積分器２
２の出力をディジタルコンパレータ２３で量子化した後
、その量子化値を積分器２２に減算により負帰還する。"Problem to be Solved by the Invention" In FIG. 12, consider operating the variable n-times circuit 13. In the noise shaving quantizer 20, the integrator 2
After the output of 2 is quantized by the digital comparator 23, the quantized value is negatively fed back to the integrator 22 by subtraction.
すると積分器２２の中にはディジタルコンパレータ２３
で生じた量子化雑音が積分され、これと次の入力とを加
算し、さらに量子化することにより量子化雑音に積分特
性と逆の特性をもたせ高周波領域に量子化雑音を分布さ
せる。このため量子化器の動作中に入力値２０倍に倍率
を変化させると、変化させた時点では積分器２２には倍
率を変化させる前の量子化雑音が残っているのに対し、
入力には倍率を変化させたデータが入ってくるため、こ
の倍率の差が誤差として積分器２２内に残ってしまうた
め雑音が発生する。量子化器２２の利得が２のとき入力
データＸは２Ｘと表わされるとすると初期状態からｎ−
１番目まで量子化器２０の利得が１でデータが入りたと
きの積分器２２内の誤差は
−ｔ
Σ （Ｘｋ−Ｙｋ） ・・・・・・・
・・（１）ｋ＝＝。Then, a digital comparator 23 is inserted into the integrator 22.
The quantization noise generated is integrated, this is added to the next input, and further quantized, giving the quantization noise a characteristic opposite to the integral characteristic and distributing the quantization noise in a high frequency region. For this reason, when the magnification is changed to 20 times the input value while the quantizer is operating, the quantization noise from before the magnification was changed remains in the integrator 22 at the time of the change.
Since data with different magnifications is input, the difference in magnification remains as an error in the integrator 22, causing noise. If the input data X is expressed as 2X when the gain of the quantizer 22 is 2, then from the initial state n-
The error in the integrator 22 when the gain of the quantizer 20 up to the first one is 1 and data is input is -t Σ (Xk - Yk) ...
...(1) k==.
（Ｘ：量子化器入力、Ｙ：量子化器出力）で表わされる
が、同じく初期状態からｎ−１番目まで量子化器２０の
利得が２でデータが入ってきたときの積分器２２内の誤
差は
となる。ここで初期状態からｎ −１番目までは量子化
利得が１で、ｎ番目以後ｎ＋ｍ番目まで利得が２であっ
たときの積分器２２内の誤差はである。しかし正常なノ
イズシェービング？行うためＣ＝はｎ＋ｍ番目の積分器
２２の誤差は初期状態からｎ＋ｍ番目まで量子化器２つ
の利得が２だったように見えなければならず、その量は
でなければならない、このため
・・・・・・・・・・・・・・・（５）が積分器２２内
に余分な誤差として生じてしまいこれがＳ／Ｎを劣化官
七名。(X: quantizer input, Y: quantizer output) Similarly, when the gain of the quantizer 20 is 2 and data is input from the initial state to the (n-1)th integrator 22, The error will be. Here, when the quantization gain is 1 from the initial state to the (n-1)th, and the gain is 2 from the nth to the (n+m)th, the error in the integrator 22 is as follows. But normal noise shaving? To do this, C = The error of the n+mth integrator 22 must appear as if the gains of the two quantizers were 2 from the initial state to the n+mth, and the amount must be .For this reason... (5) occurs as an extra error in the integrator 22, which causes the S/N to deteriorate.
このため従来の技術では高精度な可変利得量子化器は実
現し得ながった。For this reason, it has not been possible to realize a highly accurate variable gain quantizer using conventional techniques.
この発明の目的は利得変化点で積分器内に生ずる誤差を
除去するノイズシェービング形可変利得量子化器を提供
することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a noise-shaving variable gain quantizer that eliminates errors occurring in the integrator at gain change points.
「課題を解決するための手段」
この第１発明によれば六方信号）ａ’Ａ倍（Ａは実数）
する第１の回路と、その第１の回路のＡの変化時に、積
分器内′の積分されたアナログ値又はディジタル値をＡ
の変化分ΔＡ倍する第２の回路とを設ける。"Means for solving the problem" According to the first invention, hexagonal signal) a'A times (A is a real number)
A first circuit that converts the integrated analog value or digital value in the integrator to A when A of the first circuit changes.
A second circuit that multiplies the change by ΔA is provided.
この第２発明によれば積分器の出力をＡ倍する第１の回
路と、コンパレータの出力を１／Ａ倍して積分器に帰還
する第２の回路とを設ける。According to the second invention, a first circuit that multiplies the output of the integrator by A, and a second circuit that multiplies the output of the comparator by 1/A and feeds it back to the integrator are provided.
つまりこの発明によれば量子化器の利得変化点で積分器
内に生ずる誤差を除去するために、量子化器の変化分の
利得と同一の利得を、量子化器の利得変化時点の積分器
内の誤差に乗算することにより、利得変化時に生ずる誤
差ビ完全に除去する。In other words, according to this invention, in order to remove the error that occurs in the integrator at the point of change in the gain of the quantizer, the same gain as the gain of the change in the quantizer is applied to the integrator at the point of change in the gain of the quantizer. By multiplying the error within, the error generated when the gain changes is completely removed.
「実施例」
第１図は第１発明の実施例を示す。ディジタル人力１１
は乗算器２５で端子２６よりの乗数Ａが乗算され、その
乗算器２５の出力は減算器２１へ供給され、減算器２１
の出力は加算器２７へ供給され、加算器２７の出力はコ
ンパレータ２３へ供給され、コンパレータ２３の出力は
量子化器出力２８とされ、これは１タイミング遅延器２
９を介して減算器２１へ供給される。加算器２７の出力
は１タイミング遅延器３１へ供給され、遅延器３１の出
力はセレクタ３２の端子１へ直接供給されると共に、乗
算器３３を介してセレクタ３２の端子２へ供給される。"Embodiment" FIG. 1 shows an embodiment of the first invention. Digital human power 11
is multiplied by the multiplier A from the terminal 26 in the multiplier 25, and the output of the multiplier 25 is supplied to the subtracter 21;
The output of the adder 27 is supplied to the adder 27, the output of the adder 27 is supplied to the comparator 23, and the output of the comparator 23 is the quantizer output 28, which is the output of the 1 timing delay device 2.
9 to the subtracter 21. The output of the adder 27 is supplied to a 1-timing delay device 31, and the output of the delay device 31 is supplied directly to the terminal 1 of the selector 32 and also to the terminal 2 of the selector 32 via the multiplier 33.
乗算器３３は端子３４からの乗数へＡを乗算する。セレ
クタ３２は端子３５の制御信号より端子１又は２を出力
端子３へ接続し、セレクタ３２の出力端子３は加算器２
７に接続される。セレクタ３２で入力端子１を出力端子
３に接続した時、加算器２７、遅延器３１は利得１の積
分器２２と同等の作用をする。１タイミング遅延器２９
．３１はＤ形フリップフロップで容易に構成可能である
。Multiplier 33 multiplies the multiplier from terminal 34 by A. The selector 32 connects the terminal 1 or 2 to the output terminal 3 based on the control signal of the terminal 35, and the output terminal 3 of the selector 32 is connected to the adder 2.
Connected to 7. When the selector 32 connects the input terminal 1 to the output terminal 3, the adder 27 and the delay device 31 function in the same manner as the integrator 22 with a gain of 1. 1 timing delay device 29
．． 31 can be easily configured with a D-type flip-flop.
この回路の動作を説明する。Ａを１とし、セレクタ３２
の入力端子１を出力端子３に接続すると通常の利得１の
ノイズシェービング形量子化器として動作する。つぎに
利得を変えるときには、まずＡの変化分ΔＡを積分器の
乗算器３３にセットし、積分器内に残っている誤差と乗
算する。セレクタ３２の入力端子２を出力端子３に接続
しΔＡを乗算した値を新たな積分器内の誤差とする。こ
の後セレクタ３２は入力端子１を出力端子３に接続する
ようにする。この後利得Ａが乗算された入力データを積
分器で積分し、コンパレータ２３で低ビットのディジタ
ル値に変換し、出力を積分器（：帰還する。The operation of this circuit will be explained. Let A be 1, selector 32
When input terminal 1 is connected to output terminal 3, it operates as a normal noise-shaving type quantizer with a gain of 1. Next, when changing the gain, first set the change in A ΔA to the multiplier 33 of the integrator, and multiply it by the error remaining in the integrator. The input terminal 2 of the selector 32 is connected to the output terminal 3, and the value multiplied by ΔA is set as a new error in the integrator. After this, the selector 32 connects the input terminal 1 to the output terminal 3. Thereafter, the input data multiplied by the gain A is integrated by the integrator, converted to a low-bit digital value by the comparator 23, and the output is fed back to the integrator.
（１）〜（５）式を用い説明する。条件は従来技術の説
明と同様、初期状態からｎ−１番目のデータ入力までは
利得１、ｎ番目からｎ＋ｍ番目までは利得２とする。This will be explained using equations (1) to (5). The conditions are the same as in the description of the prior art, where the gain is 1 from the initial state to the (n-1)th data input, and the gain is 2 from the nth to the (n+m)th data input.
ｎ−１番目データを処理した微積分器≦：残りでいる誤
差は（１）式同様
である。しかしこの後この発明回路ではｎ番目データ入
力利得と、ｎ−１番目六方時の利得との差分な積分器内
の誤差に乗算するため、この場合の利得の差分は２であ
るため、積分器内の誤差はぎにｎ番目からｎ−１−ｍ番
目までは利得２として動作する。するとｎ−１−ｍ番目
での余分な誤差ΔＮはとなり、従来技術で生じていたよ
うな余分な誤差は発生しない。これによりこの発明を用
いると高精度なノイズシェービング形可変利得量子化器
が実現可能となる。The differential and integrator that processed the (n-1)th data≦: The remaining errors are the same as in equation (1). However, after this, in this inventive circuit, the error in the integrator is multiplied by the difference between the nth data input gain and the n-1st hexagonal gain, so the difference in gain in this case is 2, so the integrator In addition, the nth to n-1-mth errors operate as a gain of 2. Then, the extra error ΔN at the (n-1-m)th position becomes, and the extra error that occurs in the prior art does not occur. As a result, when this invention is used, a highly accurate noise shaving type variable gain quantizer can be realized.
第２図はこの発明を用いたＤ／Ａ変換器の例である。１
１はディジタル入力、１２はアナログ出力であり、この
発明量子化器３６がＤ／Ａ変換器１４の入力側に挿入さ
れ、Ｄ／Ａ変換器１４の出力側にアナログの可変アッテ
ネータ３７が挿入される。端子３８は量子化器３６の利
得制御入力、端子３９はアッテネータ３７の減衰量制御
入力である。FIG. 2 is an example of a D/A converter using the present invention. 1
1 is a digital input, 12 is an analog output, a quantizer 36 of the present invention is inserted on the input side of the D/A converter 14, and an analog variable attenuator 37 is inserted on the output side of the D/A converter 14. Ru. A terminal 38 is a gain control input for the quantizer 36, and a terminal 39 is an attenuation control input for the attenuator 37.
この回路では入力値が小さくなると端子３８を制御して
、量子化器３６で利得をかけ、それをＤ／Ａ変換し、そ
の出力のアナログ値Ｃ：対しアッテネータ３７により、
量子化器３６でかけた利得量と同量の減衰をかける。す
るとアッテネータ３７の減衰によりＤ／Ａ変換器１４が
発生する雑音も減衰され、Ｓ／Ｎが向上する。In this circuit, when the input value becomes small, the terminal 38 is controlled, the quantizer 36 applies a gain, it is D/A converted, and the output is an analog value C:
The same amount of attenuation as the amount of gain applied by the quantizer 36 is applied. Then, the noise generated by the D/A converter 14 is also attenuated by the attenuation of the attenuator 37, and the S/N ratio is improved.
第３図はこのＳ／Ｎの向上を示したものである。FIG. 3 shows this improvement in S/N.
−船釣Ｄ／Ａ変換器１４は線４１に示すように入力レベ
ル比例してＳ／Ｎが小さくなる。しかし第２図を用い入
力が一６ｄＢになったとき量子化器３６の利得を２、入
力が一１２ｄＢになったとき量子化器３６の利得を４．
入力が一１８ｄＢとなりたとき利得を８とし、アッテネ
ータ３７の減衰量を利得と等しくすると、その全体の入
出力特性のＳ／Ｎは線４２のようになる。- As shown by the line 41, the S/N of the boat fishing D/A converter 14 decreases in proportion to the input level. However, using FIG. 2, when the input becomes 16 dB, the gain of the quantizer 36 is set to 2, and when the input becomes 112 dB, the gain of the quantizer 36 is set to 4.
When the input is -18 dB, the gain is set to 8, and the attenuation amount of the attenuator 37 is made equal to the gain, the S/N of the entire input/output characteristic becomes as shown by the line 42.
このように量子化器３６で入力に利得をかけ、Ｄ／Ａ変
換器１４の出力に付加したアッテネータ３７で信号を減
衰させることにより、Ｄ／Ａ変換器自体が発生する雑音
をも減衰させ低入力レベルでＤ／Ａ変換器１４が有する
Ｓ／Ｎより高いＳ／Ｎを得ることが可能となる。In this way, by applying gain to the input with the quantizer 36 and attenuating the signal with the attenuator 37 added to the output of the D/A converter 14, the noise generated by the D/A converter itself is also attenuated and reduced. It becomes possible to obtain a higher S/N than the S/N of the D/A converter 14 at the input level.
第４図はＤ／Ａ変換器に適用するためのこの発明の詳細
な実施例であり、第１図と対応する部分には同、−符号
を付けである。利得入力３８は減算器４３に直接供給さ
れると共に１タイミング遅延器４４を介して供給される
。減算器４３の出力は加算器４５で１加算されて乗算器
３３へ供給される。コンパレータ２３の代りに用いられ
た局部量゛子化器４７は入力ディジタル信号を低ビット
のディジタル信号に変換する。回路４６は利得入力端子
３８から入力されたＡに対しΔＡ＋１を発生し、ΔＡ＋
１を作ることにより第１図中にあるセレクタ３２を削除
した。この回路の動作原理は第１図と同一である。この
ようにこの発明の回路は既存の回路により容易に実現可
能である。なおＡに２のべき乗の値だけを入るようにす
ると乗算器２５にはビットシフト回路を用いることが可
能となる。FIG. 4 shows a detailed embodiment of the present invention applied to a D/A converter, and parts corresponding to those in FIG. 1 are given the same minus symbol. Gain input 38 is provided directly to subtractor 43 and via a one timing delay 44 . The output of the subtracter 43 is incremented by 1 in an adder 45 and then supplied to the multiplier 33 . A local quantizer 47, used in place of the comparator 23, converts the input digital signal into a low-bit digital signal. The circuit 46 generates ΔA+1 for A input from the gain input terminal 38, and ΔA+
1, the selector 32 in FIG. 1 was deleted. The operating principle of this circuit is the same as that in FIG. In this way, the circuit of the present invention can be easily implemented using existing circuits. Note that if only a value that is a power of 2 is entered in A, it becomes possible to use a bit shift circuit for the multiplier 25.
第５図はＡ／Ｄ変換器に適用するためのこの発明の詳細
な実施例を示し、第４図と対応する部分には同一符号を
付けである。端子５１よりのアナログ入力は乗算器２５
に相当するスイッチトキャパシタ形の入力可変利得回路
５２に人力され、入力可変利得回路５２のスイッチがス
イッチ制御回路５３で制御されて、アナログ入力に対し
利得Ａが乗算される。その乗算出力は積分器５４で積分
される。この積分器５４は可変利得積分器５５と、して
構成され、スイッチ制御回路５６により制御され、ΔＡ
＋１が乗算される。積分器５５の出力はコンパレータ２
３へ供給され、コンパレータ２３の出力はディジタル出
力２８とされると共に可変利得Ｄ／Ａ変換器５７へ供給
され、Ｄ／Ａ変換器５７の出力は積分器５４へ帰還され
る。Ｄ／Ａ変換器５７のスイッチはスイッチ制御回路５
８によリディジタル出力２８、利得入力Ａにもとすいて
制御される。この回路では利得人力Ａを１，２゜３．４
と変化させることができる。FIG. 5 shows a detailed embodiment of the present invention applied to an A/D converter, and parts corresponding to those in FIG. 4 are given the same reference numerals. Analog input from terminal 51 is multiplier 25
The switch of the input variable gain circuit 52 is controlled by the switch control circuit 53, and the analog input is multiplied by a gain A. The multiplication output is integrated by an integrator 54. This integrator 54 is configured as a variable gain integrator 55, controlled by a switch control circuit 56,
Multiplied by +1. The output of the integrator 55 is the comparator 2
The output of the comparator 23 is made into the digital output 28 and is also supplied to the variable gain D/A converter 57, and the output of the D/A converter 57 is fed back to the integrator 54. The switch of the D/A converter 57 is the switch control circuit 5.
8, the digital output 28 and the gain input A are also controlled. In this circuit, the gain A is 1.2°3.4
It can be changed to
この回路の動作原理は第、１図と同一である。このよう
（二この発明は簡単なスイッチトキャパシタ回路を組み
合せることによりＡ／Ｄ変換器用としても実施可能であ
る。The operating principle of this circuit is the same as that in FIG. In this way, the present invention can be implemented as an A/D converter by combining a simple switched capacitor circuit.
第６図は第２発明の実施例７示し、第１図と対応する部
分には同一符号を付けである。この例では積分器６１の
出力を乗算器６２でＡ倍してコンパレータ２３へ供給し
、コンパレータ２３、つまり局部量子化器の出力を乗算
器６３で１／Ａ倍して減算器２１へ帰還している。この
場合（１）〜（５）式を用いてｎ十ｍ番目での余分な誤
差ΔＮを求めると、
となり、雑音は発生しない。FIG. 6 shows a seventh embodiment of the second invention, in which parts corresponding to those in FIG. 1 are given the same reference numerals. In this example, the output of the integrator 61 is multiplied by A in the multiplier 62 and supplied to the comparator 23, and the output of the comparator 23, that is, the local quantizer, is multiplied by 1/A in the multiplier 63 and fed back to the subtracter 21. ing. In this case, when the extra error ΔN at the nth mth point is calculated using equations (1) to (5), the following is obtained, and no noise is generated.
第７図はこの発明をＤ／Ａ変換用量子化器に適用した例
を示し、第４図、第６図と対応する部分には同一符号を
付けである。FIG. 7 shows an example in which the present invention is applied to a quantizer for D/A conversion, and parts corresponding to those in FIGS. 4 and 6 are given the same reference numerals.
第８図は第２発明をＡ／Ｄ変換用量子化器に適用した例
を示し、第５図と対応する部分には同一符号を付けであ
る。端子５１よりのアナログ入力はスイッチトキャパシ
タ回路６５？：通じて積分器５４へ供給され、積分器５
４の出力はアナログ乗算器６６へ供給される。アナログ
乗算器６６は端子３８の利得人力Ａに応じてスイッチ制
御回路６７で制御され、１倍、２倍、３倍、４倍のアナ
ログ乗算を行う。アナログ乗算器６６の出力がコンパレ
ータ２３へ供給される。コンパレータ２３の出力を帰還
するＤ／Ａ変換器５７はスイッチ制御回路５８によりコ
ンパレータ２３の出力と１／Ａとにより制御される。ア
ナログ乗算器６６としては可変利得増幅器の他に第９図
に示すように可変減衰器として構成してもよい。FIG. 8 shows an example in which the second invention is applied to a quantizer for A/D conversion, and parts corresponding to those in FIG. 5 are given the same reference numerals. Analog input from terminal 51 is switched capacitor circuit 65? : is supplied to the integrator 54 through the integrator 5
The output of 4 is provided to an analog multiplier 66. The analog multiplier 66 is controlled by a switch control circuit 67 in accordance with the gain input A at the terminal 38, and performs 1x, 2x, 3x, and 4x analog multiplication. The output of analog multiplier 66 is supplied to comparator 23 . A D/A converter 57 that feeds back the output of the comparator 23 is controlled by a switch control circuit 58 based on the output of the comparator 23 and 1/A. The analog multiplier 66 may be configured not only as a variable gain amplifier but also as a variable attenuator as shown in FIG.
なおコンパレータ２３がＯレベルを中心として入力がそ
れより大きいか小さいかを判定する２値のコンパレータ
の場合はアナログ乗算器６６は不要である。Note that if the comparator 23 is a binary comparator that determines whether the input is larger or smaller than the O level, the analog multiplier 66 is not necessary.
「発明の効果」
以上説明したようにこの発明を用いると、ノイズシェー
ビング方式の量子化器ン高精度に可変利得にできる特長
を有する。[Effects of the Invention] As explained above, the present invention has the advantage that the gain of a noise shaving type quantizer can be made variable with high precision.
さらに第２図に示したような構成を用いると、使用した
Ｄ／Ａ変換器のＳ／Ｎ特性よりも高いＳ／Ｎ特性を得る
ことが可能となると言った特長を有している。またこの
発明回路において、可変にする利得を２のべき乗に限定
すれば、データのビットシフトだけで乗算を実現でき乗
算器が不要となり回路は小さくＬＳＩ化にも適している
。Furthermore, the use of the configuration shown in FIG. 2 has the advantage that it is possible to obtain a higher S/N characteristic than that of the D/A converter used. Furthermore, in the circuit of the present invention, if the variable gain is limited to a power of 2, multiplication can be achieved by simply shifting data bits, eliminating the need for a multiplier, making the circuit small and suitable for LSI implementation.
第１図は第１発明の実施例を示すブロック図。
第２図は第１図に示した回路を用いたＤ／Ａ変換器を示
すブロック図、第３図は第２図のＤ／Ａ変換器の特性図
、第４図は第１発明をＤ／Ａ変換用量子化器に適用した
例を示すブロック図、第５図は第１発明をＡ／Ｄ変換用
量子化器に適用した例を示す回路図、第６図は第２発明
の実施例を示すブロック図、第７図は第２発明をＤ／Ａ
変換用量子化器に適用した例を示すブロック図、第８図
及び第９図はそれぞれ第２発明なＡ／Ｄ変換用量子化器
に適用した例を示す回路図、第１０図は従来の可変利得
Ｄ／Ａ変換器を示すブロック図、第１１図は従来のノイ
ズシェービング量子化器とＤ／Ａ変換器とを組み合せた
ブロック図、第１２図は従来の可変利得ノイズシェービ
ング量子化器とＤ／Ａ変換器とを組み合せたブロック図
である。
特許出願人 日本電信電話株式会社
代 理 人 草 野 卓″＋７１
圓
学 ２ 図
＋）６ 図
ヤ ７図FIG. 1 is a block diagram showing an embodiment of the first invention. FIG. 2 is a block diagram showing a D/A converter using the circuit shown in FIG. 1, FIG. 3 is a characteristic diagram of the D/A converter shown in FIG. 2, and FIG. 5 is a block diagram showing an example in which the first invention is applied to a quantizer for A/D conversion, FIG. 6 is a circuit diagram showing an example in which the first invention is applied to a quantizer for A/D conversion, and FIG. 6 is an implementation of the second invention. A block diagram showing an example, FIG. 7 is a D/A of the second invention.
A block diagram showing an example applied to a quantizer for conversion, FIGS. 8 and 9 are circuit diagrams showing an example applied to a quantizer for A/D conversion according to the second invention, and FIG. 10 is a circuit diagram showing an example applied to a quantizer for A/D conversion according to the second invention. A block diagram showing a variable gain D/A converter, FIG. 11 is a block diagram showing a combination of a conventional noise shaving quantizer and a D/A converter, and FIG. 12 is a block diagram showing a conventional variable gain noise shaving quantizer and a D/A converter. It is a block diagram combining a D/A converter. Patent applicant: Nippon Telegraph and Telephone Corporation Agent: Takashi Kusano”+71
Engaku 2 Figure +) 6 Figure Y 7 Figure
Claims (2)
積分し、その積分出力をコンパレータにより量子化し、
上記積分器にコンパレータ出力を負帰還することにより
量子化雑音を高周波領域に分布させるＡ／Ｄ変換用又は
Ｄ／Ａ変換用ノイズシェービング量子化器において、 入力信号をＡ倍（Ａは実数）する第１の回路と、 その第１の回路のＡの変化時に、上記積分器内に積分さ
れた値をＡの変化分ΔＡ倍する第２の回路とを具備する
ことを特徴とする量子化器。(1) Integrate an analog or digital input signal using an integrator, and quantize the integrated output using a comparator.
In a noise shaving quantizer for A/D conversion or D/A conversion that distributes quantization noise in a high frequency region by negative feedback of the comparator output to the integrator, the input signal is multiplied by A (A is a real number). A quantizer comprising a first circuit and a second circuit that multiplies the value integrated in the integrator by ΔA by the change in A when A of the first circuit changes. .
積分し、その積分出力をコンパレータにより量子化し、
上記積分器にコンパレータ出力を負帰還することにより
量子化雑音を高周波領域に分布させるＡ／Ｄ変換器用又
はＤ／Ａ変換器用ノイズシェービング量子化器において
、 上記積分器出力をＡ倍する第１の回路と、 上記コンパレータ出力を１／Ａ倍して上記積分器に帰還
する第２の回路とを具備することを特徴とする量子化器
。(2) Integrate the analog or digital input signal with an integrator, and quantize the integrated output with a comparator,
In a noise shaving quantizer for an A/D converter or a D/A converter that distributes quantization noise in a high frequency region by negatively feeding a comparator output to the integrator, a first A quantizer comprising: a circuit; and a second circuit that multiplies the comparator output by 1/A and feeds it back to the integrator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036825A JP2556723B2 (en) | 1988-02-19 | 1988-02-19 | Quantizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036825A JP2556723B2 (en) | 1988-02-19 | 1988-02-19 | Quantizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212123A true JPH01212123A (en) | 1989-08-25 |
| JP2556723B2 JP2556723B2 (en) | 1996-11-20 |
Family
ID=12480526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036825A Expired - Lifetime JP2556723B2 (en) | 1988-02-19 | 1988-02-19 | Quantizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556723B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310420A (en) * | 1989-06-07 | 1991-01-18 | Nec Corp | Analog/digital converter |
| JPH0722951A (en) * | 1991-11-29 | 1995-01-24 | Nec Corp | Noise shaper |
-
1988
- 1988-02-19 JP JP63036825A patent/JP2556723B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0310420A (en) * | 1989-06-07 | 1991-01-18 | Nec Corp | Analog/digital converter |
| JPH0722951A (en) * | 1991-11-29 | 1995-01-24 | Nec Corp | Noise shaper |
| JP2822734B2 (en) * | 1991-11-29 | 1998-11-11 | 日本電気株式会社 | Noise shaper |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2556723B2 (en) | 1996-11-20 |
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