JPH0514195A - デイジタル/アナログ変換装置 - Google Patents
デイジタル/アナログ変換装置Info
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- JPH0514195A JPH0514195A JP3188249A JP18824991A JPH0514195A JP H0514195 A JPH0514195 A JP H0514195A JP 3188249 A JP3188249 A JP 3188249A JP 18824991 A JP18824991 A JP 18824991A JP H0514195 A JPH0514195 A JP H0514195A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M7/3008—Compensating for, or preventing of, undesired influence of physical parameters by averaging out the errors, e.g. using dither
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- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【構成】 ディジタル入力信号にディザ発生器6からの
ディザを加算してノイズシェーパ3でノイズシェーピン
グ処理し、1ビットD/A変換部4に送る。ノイズシェ
ーパ3は、量子化ステップ幅がk倍に制御される量子化
器13と、この量子化器13からの出力を1/k倍に減
衰する1/k倍回路16とを有しており、これらの量子
化ステップ幅及び減衰率は制御回路7により制御され
る。ディジタル入力信号がミュートされたとき、制御回
路7はkを徐々に大きく制御することでディザを徐々に
減衰して1ビットD/A変換部4に送り、最終的には1
ビットD/A変換部4の出力パルスのデューティを50
%に固定する。 【効果】 1ビットD/A変換部4の出力パルスのデュ
ーティを50%固定に変える際の過渡的に発生するノイ
ズを防ぐことができる。
ディザを加算してノイズシェーパ3でノイズシェーピン
グ処理し、1ビットD/A変換部4に送る。ノイズシェ
ーパ3は、量子化ステップ幅がk倍に制御される量子化
器13と、この量子化器13からの出力を1/k倍に減
衰する1/k倍回路16とを有しており、これらの量子
化ステップ幅及び減衰率は制御回路7により制御され
る。ディジタル入力信号がミュートされたとき、制御回
路7はkを徐々に大きく制御することでディザを徐々に
減衰して1ビットD/A変換部4に送り、最終的には1
ビットD/A変換部4の出力パルスのデューティを50
%に固定する。 【効果】 1ビットD/A変換部4の出力パルスのデュ
ーティを50%固定に変える際の過渡的に発生するノイ
ズを防ぐことができる。
Description
【0001】
【産業上の利用分野】本発明は、ディジタル・オーディ
オ機器の出力段等に用いられるディジタル/アナログ変
換装置に関するものである。
オ機器の出力段等に用いられるディジタル/アナログ変
換装置に関するものである。
【0002】
【従来の技術】近年において、ノイズシェーパ構成を用
いた1ビットディジタル/アナログ変換(D/A変換)
システムが多く用いられるようになってきている。この
1ビットD/A変換システムの基本構成について、図6
を参照しながら説明する。
いた1ビットディジタル/アナログ変換(D/A変換)
システムが多く用いられるようになってきている。この
1ビットD/A変換システムの基本構成について、図6
を参照しながら説明する。
【0003】図6において、入力端子21に供給された
例えばN0 ビットのディジタル入力信号Diは、ディジ
タルフィルタ22に送られてオーバサンプリング処理さ
れ、例えばN1 ビットのデータとなる。このオーバサン
プリング処理されたN1 ビットのデータは、ノイズシェ
ーパ23に送られていわゆるノイズシェーピング処理さ
れ、例えばN2 ビット(通常N2 =1〜4ビット)にビ
ット圧縮される。このノイズシェーピング処理により、
低域の量子化ノイズが高い周波数に追いやられて可聴帯
域内のS/N比が改善される。このノイズシェーピング
処理されたN2 ビットのデータは、1ビットD/A変換
部24で1ビット(2値)のパルス波に変換される。こ
のD/A変換出力は、アナログのローパスフィルタ25
に送られて、上記パルス波が滑らかなアナログ出力信号
Aoとなり、出力端子26より取り出される。
例えばN0 ビットのディジタル入力信号Diは、ディジ
タルフィルタ22に送られてオーバサンプリング処理さ
れ、例えばN1 ビットのデータとなる。このオーバサン
プリング処理されたN1 ビットのデータは、ノイズシェ
ーパ23に送られていわゆるノイズシェーピング処理さ
れ、例えばN2 ビット(通常N2 =1〜4ビット)にビ
ット圧縮される。このノイズシェーピング処理により、
低域の量子化ノイズが高い周波数に追いやられて可聴帯
域内のS/N比が改善される。このノイズシェーピング
処理されたN2 ビットのデータは、1ビットD/A変換
部24で1ビット(2値)のパルス波に変換される。こ
のD/A変換出力は、アナログのローパスフィルタ25
に送られて、上記パルス波が滑らかなアナログ出力信号
Aoとなり、出力端子26より取り出される。
【0004】ここで、このようなノイズシェーパ構成を
用いたD/A変換システムにおいては、微小レベルの入
力信号に対して固定パターンを発生させないために、上
記ノイズシェーパ23の入力側でディザ(疑似雑音)注
入を行っている。すなわち、図6において、オーバサン
プリング用のディジタルフィルタ22とノイズシェーパ
23との間には加算器27が挿入接続されており、この
加算器27にはディザ発生器28からのディザが送られ
ている。これにより、ディジタルフィルタ22からの出
力信号にディザ発生器28からのディザが加算されてノ
イズシェーパ23に供給されるから、入力信号が微小レ
ベルのときの出力信号中での固定パターン発生が防止さ
れる。
用いたD/A変換システムにおいては、微小レベルの入
力信号に対して固定パターンを発生させないために、上
記ノイズシェーパ23の入力側でディザ(疑似雑音)注
入を行っている。すなわち、図6において、オーバサン
プリング用のディジタルフィルタ22とノイズシェーパ
23との間には加算器27が挿入接続されており、この
加算器27にはディザ発生器28からのディザが送られ
ている。これにより、ディジタルフィルタ22からの出
力信号にディザ発生器28からのディザが加算されてノ
イズシェーパ23に供給されるから、入力信号が微小レ
ベルのときの出力信号中での固定パターン発生が防止さ
れる。
【0005】
【発明が解決しようとする課題】しかしながら、上記構
成のD/A変換装置においては、入力信号Diがミュー
トされて0データになっても、ノイズシェーパ23には
ディザが入力される。そのため、ノイズシェーパ23の
出力は0データにならず、ディザの周波数成分を持った
ものとなり、その結果、1ビットD/A変換部24の出
力信号も同様の成分を持ったものとなる。従って、1ビ
ットD/A変換部24からの出力パルス波形は、長期的
に平均をとってみると0となっているものの、常に0に
相当する波形、すなわちデューティ50%の波形にはな
っていない。このため、デューティ50%に固定されて
いる場合に比べてノイズが増大してS/N比が劣化する
という問題があった。
成のD/A変換装置においては、入力信号Diがミュー
トされて0データになっても、ノイズシェーパ23には
ディザが入力される。そのため、ノイズシェーパ23の
出力は0データにならず、ディザの周波数成分を持った
ものとなり、その結果、1ビットD/A変換部24の出
力信号も同様の成分を持ったものとなる。従って、1ビ
ットD/A変換部24からの出力パルス波形は、長期的
に平均をとってみると0となっているものの、常に0に
相当する波形、すなわちデューティ50%の波形にはな
っていない。このため、デューティ50%に固定されて
いる場合に比べてノイズが増大してS/N比が劣化する
という問題があった。
【0006】この問題の解決策として、入力信号Diが
ミュートされたとき1ビットD/A変換部24からの出
力パルス波形をデューティ50%に固定することが考え
られる。ところが、このデューティ50%に固定する場
合において、その過渡的な応答部分等でスパイク状ノイ
ズが発生してしまい、上記問題の解決策としては不十分
であった。
ミュートされたとき1ビットD/A変換部24からの出
力パルス波形をデューティ50%に固定することが考え
られる。ところが、このデューティ50%に固定する場
合において、その過渡的な応答部分等でスパイク状ノイ
ズが発生してしまい、上記問題の解決策としては不十分
であった。
【0007】本発明は、以上の点を解決したD/A変換
(ディジタル/アナログ変換)装置を提供することを目
的とするものであり、ノイズシェーパ構成を用いた1ビ
ットD/A変換装置において、ノイズシェーパの入力側
にディザを注入し、入力レベルが0となったときに1ビ
ットD/A変換部の出力パルスのデューティを50%に
固定すると共に、過渡的に発生するノイズを有効に防止
し得るようなD/A変換装置の提供を目的としている。
(ディジタル/アナログ変換)装置を提供することを目
的とするものであり、ノイズシェーパ構成を用いた1ビ
ットD/A変換装置において、ノイズシェーパの入力側
にディザを注入し、入力レベルが0となったときに1ビ
ットD/A変換部の出力パルスのデューティを50%に
固定すると共に、過渡的に発生するノイズを有効に防止
し得るようなD/A変換装置の提供を目的としている。
【0008】
【課題を解決するための手段】本発明に係るディジタル
/アナログ変換装置は、ディジタル入力信号にディザ発
生手段からのディザを加算する加算手段と、この加算手
段からの加算出力に対してノイズシェーピングを施すノ
イズシェーパと、このノイズシェーパからの出力に対し
てディジタル/アナログ変換処理を行うディジタル/ア
ナログ変換部と、上記ディジタル入力信号のレベルが0
となるとき、上記ノイズシェーパ内の量子化手段の量子
化ステップ幅を広げてゆくと共に、該ステップ幅がk倍
のとき上記ディジタル/アナログ変換部への入力を実質
的に1/k倍に減衰する制御手段とを有して成ることに
より、上述の課題を解決する。
/アナログ変換装置は、ディジタル入力信号にディザ発
生手段からのディザを加算する加算手段と、この加算手
段からの加算出力に対してノイズシェーピングを施すノ
イズシェーパと、このノイズシェーパからの出力に対し
てディジタル/アナログ変換処理を行うディジタル/ア
ナログ変換部と、上記ディジタル入力信号のレベルが0
となるとき、上記ノイズシェーパ内の量子化手段の量子
化ステップ幅を広げてゆくと共に、該ステップ幅がk倍
のとき上記ディジタル/アナログ変換部への入力を実質
的に1/k倍に減衰する制御手段とを有して成ることに
より、上述の課題を解決する。
【0009】上記ノイズシェーパは、入力されたディジ
タル信号を再量子化する量子化手段での量子化ノイズ
を、所定の伝達関数の帰還回路を介して入力側に負帰還
する構成を有しており、この量子化手段の量子化ステッ
プ幅、すなわち量子化閾値及び量子化出力値が徐々に大
きくなるように、上記制御手段により制御される。また
上記ディザとして、例えば直流成分と交流成分とを含む
ものを想定するとき、上記制御回路は、ディジタル入力
信号のレベルが0となるときに、先ず直流成分を緩やか
に低下(ミュート)させ、次に交流成分を徐々に減衰さ
せると共に上記量子化ステップ幅を広げてゆく。この交
流成分の減衰は、ディザ注入側で行ってもよいが、上記
量子化手段の出力側に減衰手段を配置して、量子化ステ
ップ幅がk倍のときに1/k倍に減衰するように制御す
るのが好ましい。この場合、kを2のべき乗値(k=2
n 、nは整数)とすれば、単にビットシフトで済むた
め、回路構成の簡素化が図れる。上記量子化ステップ幅
を切り換えるタイミングは、上記ディザの交流成分が0
となるポイントが好ましい。さらに、上記ディジタル/
アナログ変換部に1ビットD/A変換部を用いる場合
に、量子化ステップ幅が広がり、上記減衰が大きくなっ
て、上記ノイズシェーパからの出力が連続して所定サン
プル(例えば4サンプル)以上0となり、上記ディザの
交流成分が0となるポイントにて、該1ビットD/A変
換部の出力パルス波形のデューティを50%に固定する
ように、上記制御手段にて制御させることが好ましい。
タル信号を再量子化する量子化手段での量子化ノイズ
を、所定の伝達関数の帰還回路を介して入力側に負帰還
する構成を有しており、この量子化手段の量子化ステッ
プ幅、すなわち量子化閾値及び量子化出力値が徐々に大
きくなるように、上記制御手段により制御される。また
上記ディザとして、例えば直流成分と交流成分とを含む
ものを想定するとき、上記制御回路は、ディジタル入力
信号のレベルが0となるときに、先ず直流成分を緩やか
に低下(ミュート)させ、次に交流成分を徐々に減衰さ
せると共に上記量子化ステップ幅を広げてゆく。この交
流成分の減衰は、ディザ注入側で行ってもよいが、上記
量子化手段の出力側に減衰手段を配置して、量子化ステ
ップ幅がk倍のときに1/k倍に減衰するように制御す
るのが好ましい。この場合、kを2のべき乗値(k=2
n 、nは整数)とすれば、単にビットシフトで済むた
め、回路構成の簡素化が図れる。上記量子化ステップ幅
を切り換えるタイミングは、上記ディザの交流成分が0
となるポイントが好ましい。さらに、上記ディジタル/
アナログ変換部に1ビットD/A変換部を用いる場合
に、量子化ステップ幅が広がり、上記減衰が大きくなっ
て、上記ノイズシェーパからの出力が連続して所定サン
プル(例えば4サンプル)以上0となり、上記ディザの
交流成分が0となるポイントにて、該1ビットD/A変
換部の出力パルス波形のデューティを50%に固定する
ように、上記制御手段にて制御させることが好ましい。
【0010】
【作用】上記ディジタル入力信号のレベルが0となると
き、上記ノイズシェーパ内の量子化手段の量子化ステッ
プ幅を広げてゆくと共に、該ステップ幅がk倍のときデ
ィジタル/アナログ変換部への入力を実質的に1/k倍
に減衰しているため、簡単な構成により、D/A変換部
の出力パルス波形を最終的にデューティ50%に固定す
るまでの過渡時に発生するスパイク状ノイズ等を防ぐこ
とができる。
き、上記ノイズシェーパ内の量子化手段の量子化ステッ
プ幅を広げてゆくと共に、該ステップ幅がk倍のときデ
ィジタル/アナログ変換部への入力を実質的に1/k倍
に減衰しているため、簡単な構成により、D/A変換部
の出力パルス波形を最終的にデューティ50%に固定す
るまでの過渡時に発生するスパイク状ノイズ等を防ぐこ
とができる。
【0011】
【実施例】図1は、本発明の一実施例となるディジタル
/アナログ変換(D/A変換)装置の要部の概略構成を
示すブロック回路図である。この図1に示すD/A変換
装置において、入力端子1には、例えば前記図6のオー
バサンプリング用ディジタルフィルタ22からのディジ
タル信号が供給されている。この入力ディジタル信号
は、加算器2を介してノイズシェーパ3に送られ、ノイ
ズシェーピング処理がなされた後、1ビットD/A変換
部4に送られている。1ビットD/A変換部4からの出
力信号は、出力端子5を介して取り出され、前記図6の
アナログLPF(ローパスフィルタ)25等に送られて
いる。
/アナログ変換(D/A変換)装置の要部の概略構成を
示すブロック回路図である。この図1に示すD/A変換
装置において、入力端子1には、例えば前記図6のオー
バサンプリング用ディジタルフィルタ22からのディジ
タル信号が供給されている。この入力ディジタル信号
は、加算器2を介してノイズシェーパ3に送られ、ノイ
ズシェーピング処理がなされた後、1ビットD/A変換
部4に送られている。1ビットD/A変換部4からの出
力信号は、出力端子5を介して取り出され、前記図6の
アナログLPF(ローパスフィルタ)25等に送られて
いる。
【0012】加算器2には、ディザ発生器6からのディ
ザが供給されており、このディザが上記入力端子1から
のディジタル入力信号に加算されて、ノイズシェーパ3
の入力端子11に送られている。ノイズシェーパ3は、
後述するように内部の量子化器の量子化ステップ幅が制
御されるように構成されており、この量子化ステップ幅
がk倍にされたときには出力が1/k倍されて1ビット
D/A変換部4に送られるようになっている。
ザが供給されており、このディザが上記入力端子1から
のディジタル入力信号に加算されて、ノイズシェーパ3
の入力端子11に送られている。ノイズシェーパ3は、
後述するように内部の量子化器の量子化ステップ幅が制
御されるように構成されており、この量子化ステップ幅
がk倍にされたときには出力が1/k倍されて1ビット
D/A変換部4に送られるようになっている。
【0013】入力端子1からのディジタル入力信号がミ
ュートされたとき、すなわち入力レベルが0となるとき
には、最終的には1ビットD/A変換部4からのパルス
出力をデューティ50%に固定してS/N劣化を防止す
るわけであるが、このデューティ50%に固定するまで
の間に、ノイズシェーパ3の出力データを0データに収
束するようにし、緩やかにデューティ50%に変化させ
てゆくようにする。
ュートされたとき、すなわち入力レベルが0となるとき
には、最終的には1ビットD/A変換部4からのパルス
出力をデューティ50%に固定してS/N劣化を防止す
るわけであるが、このデューティ50%に固定するまで
の間に、ノイズシェーパ3の出力データを0データに収
束するようにし、緩やかにデューティ50%に変化させ
てゆくようにする。
【0014】ここで、ディザ発生器6から発生されるデ
ィザに直流成分(DC成分)と交流成分(AC成分)と
が含まれている場合を考慮すると、ディジタル入力信号
のレベルが0となるときには、先ず直流成分を緩やかに
低下(ミュート)させ、次に交流成分を徐々に減衰させ
るようにする。直流成分のミュートの方法としては、例
えばダウンカウンタを設けて1LSBずつダウンカウン
トしていくことが考えられる。これは制御回路7からの
制御によって行われる。この直流成分をミュートするこ
とによって、パルス波形をデューティ50%にしたとき
に発生する直流成分の過渡応答によるスパイク状のノイ
ズは避けられる。また、直流成分を緩やかにミュートし
ていくので、直流成分ミュート時のノイズも問題ない。
ィザに直流成分(DC成分)と交流成分(AC成分)と
が含まれている場合を考慮すると、ディジタル入力信号
のレベルが0となるときには、先ず直流成分を緩やかに
低下(ミュート)させ、次に交流成分を徐々に減衰させ
るようにする。直流成分のミュートの方法としては、例
えばダウンカウンタを設けて1LSBずつダウンカウン
トしていくことが考えられる。これは制御回路7からの
制御によって行われる。この直流成分をミュートするこ
とによって、パルス波形をデューティ50%にしたとき
に発生する直流成分の過渡応答によるスパイク状のノイ
ズは避けられる。また、直流成分を緩やかにミュートし
ていくので、直流成分ミュート時のノイズも問題ない。
【0015】次に、上記ディザの交流成分をミュートす
る。交流成分については、上記直流成分のようにダウン
カウンタでは実現できない。これは、交流成分には正負
両極性のデータが存在するからである。この交流成分の
減衰をディザ注入側で行わせる場合には、乗算器を設け
ることが考えられるが、回路構成の複雑化によりコスト
に及ぼす影響が大きく、またIC化(集積回路化)する
場合にはチップサイズに及ぼす影響も大きい。このた
め、本発明実施例においては、ノイズシェーパ3内で上
記ミュート時のディザの交流成分の減衰を行わせてい
る。具体的には、ノイズシェーパ3内の(再)量子化器
の量子化ステップ幅を広げると共に、量子化ステップ幅
がk倍となるときに1/k倍に減衰して1ビットD/A
変換部4に送るように制御回路7で制御するものであ
る。
る。交流成分については、上記直流成分のようにダウン
カウンタでは実現できない。これは、交流成分には正負
両極性のデータが存在するからである。この交流成分の
減衰をディザ注入側で行わせる場合には、乗算器を設け
ることが考えられるが、回路構成の複雑化によりコスト
に及ぼす影響が大きく、またIC化(集積回路化)する
場合にはチップサイズに及ぼす影響も大きい。このた
め、本発明実施例においては、ノイズシェーパ3内で上
記ミュート時のディザの交流成分の減衰を行わせてい
る。具体的には、ノイズシェーパ3内の(再)量子化器
の量子化ステップ幅を広げると共に、量子化ステップ幅
がk倍となるときに1/k倍に減衰して1ビットD/A
変換部4に送るように制御回路7で制御するものであ
る。
【0016】このような制御動作が行われるノイズシェ
ーパ3について説明する。ノイズシェーパ3の入力端子
11に入力されたディジタル入力信号は、加算器12を
介して量子化(再量子化)器13に送られている。この
量子化器13は、上記ディザの交流分をミュートすると
きに、制御回路7からの制御信号に応じて量子化ステッ
プ幅がk倍に、すなわち量子化の閾値及び出力値がk倍
に制御される。加算器14は、量子化器13の入力から
出力を減算して、いわゆる量子化ノイズあるいは量子化
誤差(の極性を反転したもの:−QN )を抽出するもの
であり、この加算器14からの出力を所定の伝達関数F
(z)を有する伝達関数回路15を介して上記入力側の
加算器11に加算することで帰還(負帰還)が行われ
る。これは量子化誤差の帰還、いわゆるエラーフィード
バックとして知られているものであり、これによって量
子化出力のノイズスペクトルが変化するようなノイズシ
ェーピング、具体的には低域の負帰還量を増やして可聴
帯域のノイズをより高域側に追いやるようなノイズシェ
ーピングが実現される。量子化器13からの出力信号
は、1/k倍回路16で1/k倍に減衰され、出力端子
17より取り出されて上記1ビットD/A変換部4に送
られている。このkが2のべき乗値の場合、すなわち、
整数nに対してk=2n の形式で表される場合には、1
/k倍回路16を単純なビットシフト回路により容易に
構成できる。
ーパ3について説明する。ノイズシェーパ3の入力端子
11に入力されたディジタル入力信号は、加算器12を
介して量子化(再量子化)器13に送られている。この
量子化器13は、上記ディザの交流分をミュートすると
きに、制御回路7からの制御信号に応じて量子化ステッ
プ幅がk倍に、すなわち量子化の閾値及び出力値がk倍
に制御される。加算器14は、量子化器13の入力から
出力を減算して、いわゆる量子化ノイズあるいは量子化
誤差(の極性を反転したもの:−QN )を抽出するもの
であり、この加算器14からの出力を所定の伝達関数F
(z)を有する伝達関数回路15を介して上記入力側の
加算器11に加算することで帰還(負帰還)が行われ
る。これは量子化誤差の帰還、いわゆるエラーフィード
バックとして知られているものであり、これによって量
子化出力のノイズスペクトルが変化するようなノイズシ
ェーピング、具体的には低域の負帰還量を増やして可聴
帯域のノイズをより高域側に追いやるようなノイズシェ
ーピングが実現される。量子化器13からの出力信号
は、1/k倍回路16で1/k倍に減衰され、出力端子
17より取り出されて上記1ビットD/A変換部4に送
られている。このkが2のべき乗値の場合、すなわち、
整数nに対してk=2n の形式で表される場合には、1
/k倍回路16を単純なビットシフト回路により容易に
構成できる。
【0017】次に、上記量子化器13の量子化ステップ
幅をk倍にする意味について図2、図3を参照しながら
説明する。これらの図2、図3はいずれも量子化器13
の内部構成を示しており、量子化器13は、リミッタ1
8と量子化部19とから成っている。また、図2は基準
状態(k=1)のとき、図3はkを1より大の値(1<
k)としたときをそれぞれ示している。
幅をk倍にする意味について図2、図3を参照しながら
説明する。これらの図2、図3はいずれも量子化器13
の内部構成を示しており、量子化器13は、リミッタ1
8と量子化部19とから成っている。また、図2は基準
状態(k=1)のとき、図3はkを1より大の値(1<
k)としたときをそれぞれ示している。
【0018】先ず図2の基準状態(k=1)において、
量子化器13の量子化部19の各量子化出力値を、0、
±a1 、±a2 (ただし0<a1 <a2 )の5値(約
2.3ビット相当)とし、リミッタ18のリミットレベ
ルの上限値をa2 、下限値を−a2 とする。量子化器1
3への入力信号は、リミッタ18で上限値a2 、下限値
−a2 の間にリミットされ、このリミットされた出力が
量子化部19に入力されて各閾値に基づいて判別され、
上記5値の出力値0、±a1 、±a2 のいずれかに量子
化されて出力される。
量子化器13の量子化部19の各量子化出力値を、0、
±a1 、±a2 (ただし0<a1 <a2 )の5値(約
2.3ビット相当)とし、リミッタ18のリミットレベ
ルの上限値をa2 、下限値を−a2 とする。量子化器1
3への入力信号は、リミッタ18で上限値a2 、下限値
−a2 の間にリミットされ、このリミットされた出力が
量子化部19に入力されて各閾値に基づいて判別され、
上記5値の出力値0、±a1 、±a2 のいずれかに量子
化されて出力される。
【0019】これに対して、図3において、量子化器1
3の量子化ステップ幅がk倍されると、量子化の閾値及
び出力値がk倍されることにより、量子化部19からの
5値の各出力値はぞれぞれ0、±ka1 、±ka2 にな
ると共に、リミッタ18の上限値、下限値もそれぞれk
倍されてka2、−ka2 になる。これは、リミット範
囲を−ka2 〜ka2 の間に変更して量子化器13への
入力信号のレンジを変更することに相当するが、量子化
出力の階調数は5値のままであり、量子化ステップ幅が
k倍に変更されている。
3の量子化ステップ幅がk倍されると、量子化の閾値及
び出力値がk倍されることにより、量子化部19からの
5値の各出力値はぞれぞれ0、±ka1 、±ka2 にな
ると共に、リミッタ18の上限値、下限値もそれぞれk
倍されてka2、−ka2 になる。これは、リミット範
囲を−ka2 〜ka2 の間に変更して量子化器13への
入力信号のレンジを変更することに相当するが、量子化
出力の階調数は5値のままであり、量子化ステップ幅が
k倍に変更されている。
【0020】このような量子化器13を論理回路上で実
現する場合において、例えばkを2のべき乗(k=
2n :nは整数)に限定すれば、図2に示す量子化器の
構成を基本としてビットシフト処理するだけで、図3に
示す本実施例の量子化器13が実現できる。また、kが
実数全体の場合(2のべき乗以外の値も含む場合)に
は、回路構成が複雑になることを考慮して、少なくとも
量子化部19については、各kの値に対する入出力値テ
ーブルが書き込まれたROM等を用いて構成した方が回
路構成を簡単化できる。
現する場合において、例えばkを2のべき乗(k=
2n :nは整数)に限定すれば、図2に示す量子化器の
構成を基本としてビットシフト処理するだけで、図3に
示す本実施例の量子化器13が実現できる。また、kが
実数全体の場合(2のべき乗以外の値も含む場合)に
は、回路構成が複雑になることを考慮して、少なくとも
量子化部19については、各kの値に対する入出力値テ
ーブルが書き込まれたROM等を用いて構成した方が回
路構成を簡単化できる。
【0021】また、量子化器13の出力を1/k倍にす
る1/k倍回路16については、前述したようにkが2
のべき乗の場合は、単純なビットシフト回路を用いるこ
とができる。例えば、k=2とするとき、1/k=1/
2=2-1となるので、1/k倍回路16には、量子化器
13の出力を下位へ1ビットシフトするようなビットシ
フト回路を用いればよいことになる。kが実数全体をと
り得る場合は、上記量子化器の場合と同様に、ROM等
を用いて構成するのが好ましい。
る1/k倍回路16については、前述したようにkが2
のべき乗の場合は、単純なビットシフト回路を用いるこ
とができる。例えば、k=2とするとき、1/k=1/
2=2-1となるので、1/k倍回路16には、量子化器
13の出力を下位へ1ビットシフトするようなビットシ
フト回路を用いればよいことになる。kが実数全体をと
り得る場合は、上記量子化器の場合と同様に、ROM等
を用いて構成するのが好ましい。
【0022】上記量子化ステップ幅を切り換えるタイミ
ングは、上記ディザの交流成分が0となるポイントが好
ましい。これは、ディザの交流成分が例えば1/2、1
/4等に切り換わるときの過渡的なノイズの発生を避け
るためである。このような点を考慮して、制御回路7
は、ディザ交流成分が0となるタイミングにて量子化器
13の量子化ステップ幅(倍率k)及び1/k倍回路1
6の減衰率(1/k)を切換制御する。
ングは、上記ディザの交流成分が0となるポイントが好
ましい。これは、ディザの交流成分が例えば1/2、1
/4等に切り換わるときの過渡的なノイズの発生を避け
るためである。このような点を考慮して、制御回路7
は、ディザ交流成分が0となるタイミングにて量子化器
13の量子化ステップ幅(倍率k)及び1/k倍回路1
6の減衰率(1/k)を切換制御する。
【0023】ところで、ディザ発生器6からのディザの
交流成分のレベルは、約−30dB(約0.03)前後
程度であり、量子化器13の上記量子化ステップ幅が2
倍、4倍、・・・と広がるにつれて、ノイズシェーパ3
の出力データが連続して0になる確率が高くなる。すな
わち、出力データが0に収束してくる。このとき、上記
1ビットD/A変換部4からの出力を前記図6のアナロ
グLPF25に通してアナログ的に見てもやはり0に収
束してゆく。
交流成分のレベルは、約−30dB(約0.03)前後
程度であり、量子化器13の上記量子化ステップ幅が2
倍、4倍、・・・と広がるにつれて、ノイズシェーパ3
の出力データが連続して0になる確率が高くなる。すな
わち、出力データが0に収束してくる。このとき、上記
1ビットD/A変換部4からの出力を前記図6のアナロ
グLPF25に通してアナログ的に見てもやはり0に収
束してゆく。
【0024】そこで、量子化器13の上記量子化ステッ
プ幅を広げていき、ノイズシェーパ3の出力データが連
続してNサンプル以上0データとなり、さらに上記ディ
ザの交流成分が0となるポイントで、制御回路7が1ビ
ットD/A変換部4の出力パルス波形をデューティ50
%に固定するように制御している。ここで上記Nの値は
4以上が好ましい。ただし、このNの値は大きい方がデ
ィジタル的にもアナログ的にも0に近づいているといえ
る。
プ幅を広げていき、ノイズシェーパ3の出力データが連
続してNサンプル以上0データとなり、さらに上記ディ
ザの交流成分が0となるポイントで、制御回路7が1ビ
ットD/A変換部4の出力パルス波形をデューティ50
%に固定するように制御している。ここで上記Nの値は
4以上が好ましい。ただし、このNの値は大きい方がデ
ィジタル的にもアナログ的にも0に近づいているといえ
る。
【0025】ここで、ディザ発生器6からのディザの交
流成分として、例えば図4の(a)に示すような振幅が
hの正弦波信号を考慮する。図4の(b)は、量子化器
13が基準状態(k=1)のときの量子化閾値あるいは
量子化出力値を示しており、上記図2の出力値を表すた
めに用いられている各数値a1 、a2 をそれぞれ例えば
0.5、1にした場合を示している。すなわち量子化器
13からの出力値は、±1、±0.5、0の5値となっ
ている。これらの各値の−1、−0.5、0、0.5、
1にそれぞれ順次対応して、上記1ビットD/A変換部
4からは、図4の(c)に示すように、P1 、P2 、P
3 、P4 、P5 の各出力パルスが出力される。これらの
出力パルスの内、中央の出力パルスP3 のデューティが
50%で、量子化出力値の0に対応している。図4の
(d)は、上記(a)に示すディザの交流成分としての
正弦波信号が、上記(b)、(c)に示すような特性を
有する量子化器13(さらにはノイズシェーパ3)、1
ビットD/A変換部4(及び前記アナログLPF25)
を通過することにより得られるアナログ出力波形を示し
ている。このアナログ出力波形の振幅もhとしている。
流成分として、例えば図4の(a)に示すような振幅が
hの正弦波信号を考慮する。図4の(b)は、量子化器
13が基準状態(k=1)のときの量子化閾値あるいは
量子化出力値を示しており、上記図2の出力値を表すた
めに用いられている各数値a1 、a2 をそれぞれ例えば
0.5、1にした場合を示している。すなわち量子化器
13からの出力値は、±1、±0.5、0の5値となっ
ている。これらの各値の−1、−0.5、0、0.5、
1にそれぞれ順次対応して、上記1ビットD/A変換部
4からは、図4の(c)に示すように、P1 、P2 、P
3 、P4 、P5 の各出力パルスが出力される。これらの
出力パルスの内、中央の出力パルスP3 のデューティが
50%で、量子化出力値の0に対応している。図4の
(d)は、上記(a)に示すディザの交流成分としての
正弦波信号が、上記(b)、(c)に示すような特性を
有する量子化器13(さらにはノイズシェーパ3)、1
ビットD/A変換部4(及び前記アナログLPF25)
を通過することにより得られるアナログ出力波形を示し
ている。このアナログ出力波形の振幅もhとしている。
【0026】これに対して、図5は、上記量子化器13
のステップ幅を2倍(k=2)にした状態を示してお
り、図中の(a)〜(d)は上記図4の(a)〜(d)
にそれぞれ対応している。これらの図5の(a)〜
(d)において、量子化ステップ幅を2倍(k=2)に
すると、図5の(b)に示すように量子化閾値あるいは
量子化出力値がそれぞれ2倍(図3のka1 =1、ka
2=2)となり、量子化器13からの出力値は、±2、
±1、0の5値となる。これが1ビットD/A変換部4
に入力される際には、前述したように実質的に1/2倍
される(例えば1/k倍回路16のkが2となる)か
ら、1ビットD/A変換部4からは、上記量子化出力の
各値の−2、−1、0、1、2にそれぞれ対応して、図
5の(c)に示すように、P1 、P2 、P3 、P4 、P
5 の各出力パルスが出力されることになる。これによっ
て、図5の(a)のディザの交流成分としての正弦波信
号が1/2に減衰されることになり、図5の(d)に示
すように、振幅がh/2のアナログ正弦波出力波形が得
られる。
のステップ幅を2倍(k=2)にした状態を示してお
り、図中の(a)〜(d)は上記図4の(a)〜(d)
にそれぞれ対応している。これらの図5の(a)〜
(d)において、量子化ステップ幅を2倍(k=2)に
すると、図5の(b)に示すように量子化閾値あるいは
量子化出力値がそれぞれ2倍(図3のka1 =1、ka
2=2)となり、量子化器13からの出力値は、±2、
±1、0の5値となる。これが1ビットD/A変換部4
に入力される際には、前述したように実質的に1/2倍
される(例えば1/k倍回路16のkが2となる)か
ら、1ビットD/A変換部4からは、上記量子化出力の
各値の−2、−1、0、1、2にそれぞれ対応して、図
5の(c)に示すように、P1 、P2 、P3 、P4 、P
5 の各出力パルスが出力されることになる。これによっ
て、図5の(a)のディザの交流成分としての正弦波信
号が1/2に減衰されることになり、図5の(d)に示
すように、振幅がh/2のアナログ正弦波出力波形が得
られる。
【0027】ところで、上記ディザの交流成分である正
弦波信号として、例えば1ポイント目(アドレス0とす
る)が0データで始まり、8ポイント目(アドレス7)
で1周期が完結するものを考える。このような正弦波の
1周期分を積分すると0になる。よって、8ポイント目
では(アドレス7では)上記交流ディザ成分は積分して
0になっており、アナログ出力の交流ディザ成分も0に
なっていると考えられる。このことから、交流ディザ成
分が0になるポイントで1ビットD/A変換部4からの
出力パルスのデューティを50%に固定するように、制
御回路7により1ビットD/A変換部4を制御するわけ
である。なお、「交流ディザ成分が0のとき」とは、厳
密にいうと、「アドレス0の交流ディザ成分が0データ
のポイントのとき」のことである。
弦波信号として、例えば1ポイント目(アドレス0とす
る)が0データで始まり、8ポイント目(アドレス7)
で1周期が完結するものを考える。このような正弦波の
1周期分を積分すると0になる。よって、8ポイント目
では(アドレス7では)上記交流ディザ成分は積分して
0になっており、アナログ出力の交流ディザ成分も0に
なっていると考えられる。このことから、交流ディザ成
分が0になるポイントで1ビットD/A変換部4からの
出力パルスのデューティを50%に固定するように、制
御回路7により1ビットD/A変換部4を制御するわけ
である。なお、「交流ディザ成分が0のとき」とは、厳
密にいうと、「アドレス0の交流ディザ成分が0データ
のポイントのとき」のことである。
【0028】このように、本実施例では、入力端子1の
入力レベルが0となるミューティング時に、1ビットD
/A変換部4からの出力パルスをデューティ50%に固
定してS/N比の劣化を防ぐことができる他、次のよう
な利点を有している。先ず、ディザ発生器6からのディ
ザの直流成分をミュートすることによって、1ビットD
/A変換出力パルスをデューティ50%にした時、直流
成分の過渡応答によって発生するスパイク状のノイズを
避けることができる。しかも、該直流成分を緩やかにミ
ュートしているため、直流成分ミュート時に発生するノ
イズも防ぐことができる。
入力レベルが0となるミューティング時に、1ビットD
/A変換部4からの出力パルスをデューティ50%に固
定してS/N比の劣化を防ぐことができる他、次のよう
な利点を有している。先ず、ディザ発生器6からのディ
ザの直流成分をミュートすることによって、1ビットD
/A変換出力パルスをデューティ50%にした時、直流
成分の過渡応答によって発生するスパイク状のノイズを
避けることができる。しかも、該直流成分を緩やかにミ
ュートしているため、直流成分ミュート時に発生するノ
イズも防ぐことができる。
【0029】次に、ディザ発生器6からのディザの交流
成分のミュートを量子化器13の量子化ステップ幅を広
げて行うようにしたので、乗算器を用いてミュートする
よりも簡単な回路構成で交流成分のミュートが行える。
このとき、量子化器13をk倍にしたときには出力を実
質的に1/k倍して1ビットD/A変換部4に送るよう
にし、このkを2のべき乗とすることにより、k倍や1
/k倍のための構成を単にビットシフトで実現すること
ができ、回路構成を簡素化できる。
成分のミュートを量子化器13の量子化ステップ幅を広
げて行うようにしたので、乗算器を用いてミュートする
よりも簡単な回路構成で交流成分のミュートが行える。
このとき、量子化器13をk倍にしたときには出力を実
質的に1/k倍して1ビットD/A変換部4に送るよう
にし、このkを2のべき乗とすることにより、k倍や1
/k倍のための構成を単にビットシフトで実現すること
ができ、回路構成を簡素化できる。
【0030】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば、1/k倍回路16を用いる代わりに、1ビットD
/A変換部4の入力段に入力を1/k倍する構成を付加
するようにしてもよい。またディザ発生器6からのディ
ザとして、交流成分のみから成るものを用いるようにし
てもよい。また上記実施例では、ノイズシェーパ3から
の出力データが連続して4サンプル以上に亘って0デー
タとなることをD/A変換出力パルスをデューティ50
%に固定する1つの条件としたが、サンプル数はこれに
限定されず、例えば、5サンプル以上やさらに多くのサ
ンプル数の0連続をデューティ50%に固定する条件と
してもよい。また、D/A変換部4としてマルチビット
D/A変換器を用いてもよい。
ず、種々の変形が可能である。その変形例としては、例
えば、1/k倍回路16を用いる代わりに、1ビットD
/A変換部4の入力段に入力を1/k倍する構成を付加
するようにしてもよい。またディザ発生器6からのディ
ザとして、交流成分のみから成るものを用いるようにし
てもよい。また上記実施例では、ノイズシェーパ3から
の出力データが連続して4サンプル以上に亘って0デー
タとなることをD/A変換出力パルスをデューティ50
%に固定する1つの条件としたが、サンプル数はこれに
限定されず、例えば、5サンプル以上やさらに多くのサ
ンプル数の0連続をデューティ50%に固定する条件と
してもよい。また、D/A変換部4としてマルチビット
D/A変換器を用いてもよい。
【0031】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ディジタル入力信号にディザを加算してノイズシ
ェーパによりノイズシェーピングを施し、この出力をデ
ィジタル/アナログ変換して取り出す構成を有し、上記
ディジタル入力信号のレベルが0となるとき、上記ノイ
ズシェーパ内の量子化手段の量子化ステップ幅を広げて
ゆくと共に、該ステップ幅がk倍のときディジタル/ア
ナログ変換部への入力を実質的に1/k倍に減衰してい
るため、簡単な構成により、D/A変換部の出力パルス
波形を最終的にデューティ50%に固定するまでの過渡
時に発生するスパイク状ノイズ等を防ぐことができる。
れば、ディジタル入力信号にディザを加算してノイズシ
ェーパによりノイズシェーピングを施し、この出力をデ
ィジタル/アナログ変換して取り出す構成を有し、上記
ディジタル入力信号のレベルが0となるとき、上記ノイ
ズシェーパ内の量子化手段の量子化ステップ幅を広げて
ゆくと共に、該ステップ幅がk倍のときディジタル/ア
ナログ変換部への入力を実質的に1/k倍に減衰してい
るため、簡単な構成により、D/A変換部の出力パルス
波形を最終的にデューティ50%に固定するまでの過渡
時に発生するスパイク状ノイズ等を防ぐことができる。
【図1】本発明の一実施例となるディジタル/アナログ
変換装置の要部の概略構成を示すブロック回路図であ
る。
変換装置の要部の概略構成を示すブロック回路図であ
る。
【図2】図1中の量子化器の量子化ステップ幅が基準状
態のとき(k=1のとき)の量子化器の内部構成例を示
すブロック図である。
態のとき(k=1のとき)の量子化器の内部構成例を示
すブロック図である。
【図3】図1中の量子化器の量子化ステップ幅が1より
大きいとき(k>1のとき)の量子化器の内部構成例を
示すブロック図である。
大きいとき(k>1のとき)の量子化器の内部構成例を
示すブロック図である。
【図4】図1の量子化器の量子化ステップ幅が基準状態
のとき(k=1のとき)の動作を説明するための図であ
る。
のとき(k=1のとき)の動作を説明するための図であ
る。
【図5】図1の量子化器の量子化ステップ幅が1より大
きいとき(k=1のとき)の動作を説明するための図で
ある。
きいとき(k=1のとき)の動作を説明するための図で
ある。
【図6】ノイズシェーパを用いた1ビットディジタル/
アナログ変換システムの基本構成を示すブロック回路図
である。
アナログ変換システムの基本構成を示すブロック回路図
である。
2・・・・・(ディザ注入用)加算器 3・・・・・ノイズシェーパ 4・・・・・1ビットD/A変換部 6・・・・・ディザ発生器 7・・・・・制御回路 12・・・・・加算器 13・・・・・量子化器 14・・・・・加算器(ノイズ抽出手段) 15・・・・・伝達関数回路(帰還手段) 16・・・・・1/k倍回路(減衰器)
Claims (1)
- 【特許請求の範囲】 【請求項1】 ディジタル入力信号にディザ発生手段か
らのディザを加算する加算手段と、 この加算手段からの加算出力に対してノイズシェーピン
グを施すノイズシェーパと、 このノイズシェーパからの出力に対してディジタル/ア
ナログ変換処理を行うディジタル/アナログ変換部と、 上記ディジタル入力信号のレベルが0となるとき、上記
ノイズシェーパ内の量子化手段の量子化ステップ幅を広
げてゆくと共に、該ステップ幅がk倍のとき上記ディジ
タル/アナログ変換部への入力を実質的に1/k倍に減
衰する制御手段とを有して成ることを特徴とするディジ
タル/アナログ変換装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18824991A JP3168620B2 (ja) | 1991-07-03 | 1991-07-03 | ディジタル/アナログ変換装置 |
US07/902,643 US5252973A (en) | 1991-07-03 | 1992-06-23 | Apparatus for digital-to-analogue conversion |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18824991A JP3168620B2 (ja) | 1991-07-03 | 1991-07-03 | ディジタル/アナログ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0514195A true JPH0514195A (ja) | 1993-01-22 |
JP3168620B2 JP3168620B2 (ja) | 2001-05-21 |
Family
ID=16220394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18824991A Expired - Fee Related JP3168620B2 (ja) | 1991-07-03 | 1991-07-03 | ディジタル/アナログ変換装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5252973A (ja) |
JP (1) | JP3168620B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004357281A (ja) * | 2003-04-17 | 2004-12-16 | Dialog Semiconductor Gmbh | 2つの物理的レイヤによるマルチレベルd級増幅器 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9209498D0 (en) * | 1992-05-01 | 1992-06-17 | Univ Waterloo | Multi-bit dac with dynamic element matching |
JP3225644B2 (ja) * | 1992-10-31 | 2001-11-05 | ソニー株式会社 | ノイズシェイピング回路 |
JP3334419B2 (ja) * | 1995-04-20 | 2002-10-15 | ソニー株式会社 | ノイズ低減方法及びノイズ低減装置 |
US5815102A (en) * | 1996-06-12 | 1998-09-29 | Audiologic, Incorporated | Delta sigma pwm dac to reduce switching |
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