JPH01200661A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH01200661A JPH01200661A JP63025271A JP2527188A JPH01200661A JP H01200661 A JPH01200661 A JP H01200661A JP 63025271 A JP63025271 A JP 63025271A JP 2527188 A JP2527188 A JP 2527188A JP H01200661 A JPH01200661 A JP H01200661A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000015654 memory Effects 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック型半導体記憶装置に関し、特に積
層型メモリセルを有するダイナミック型半導体記憶装置
に関する。
層型メモリセルを有するダイナミック型半導体記憶装置
に関する。
従来の１トランジスタ型ダイナミツクメモリセルには、
プレーナ型、積層型、溝型等の構造がある。特に積層型
メモリセルは、小さな専有面積で大きな蓄積容量が得ら
れるため、ＩＭビット以上の大容量メモリで使用されて
いる。従来の技術としては第５図に示される構造がある
。ワード線であるゲート電極４−３を有するＭＯＳ）ラ
ンジスタの一方のソース・ドレイン領域３−３に接続さ
れた容量電極５−１とビット線７とで容量素子を構成し
ている。
プレーナ型、積層型、溝型等の構造がある。特に積層型
メモリセルは、小さな専有面積で大きな蓄積容量が得ら
れるため、ＩＭビット以上の大容量メモリで使用されて
いる。従来の技術としては第５図に示される構造がある
。ワード線であるゲート電極４−３を有するＭＯＳ）ラ
ンジスタの一方のソース・ドレイン領域３−３に接続さ
れた容量電極５−１とビット線７とで容量素子を構成し
ている。
上述した従来の積層型メモリセルは、容量素子を積層さ
れた二層の電！（５−１，６）間に構成しているため、
セル面積を小さくすると、容量が減少するという欠点が
ある。メモリ情報を誤りなく読み出すため１こは３０〜
５０ｆＦ程度の容量が通常必要とされるが、セル面積を
４μｍ２程度にまで縮小し、１６Ｍビット以上のメモリ
を実現しようとすると１０ｆＦ程度の容量しか得られな
いという問題点がある。
れた二層の電！（５−１，６）間に構成しているため、
セル面積を小さくすると、容量が減少するという欠点が
ある。メモリ情報を誤りなく読み出すため１こは３０〜
５０ｆＦ程度の容量が通常必要とされるが、セル面積を
４μｍ２程度にまで縮小し、１６Ｍビット以上のメモリ
を実現しようとすると１０ｆＦ程度の容量しか得られな
いという問題点がある。
さらに従来のメモリセルは、ビット線間容量、およびビ
ット線上に配線層がある場合にはビット線−配線層間容
量が、寄生容量としてビット線に付加するため、読み出
し時にビット線電位変化がこの寄生容量のために減少し
、読み出し誤差の原因になるという欠点もある。又、こ
の寄生容量を介してビット線に雑音を発生させ、誤動作
の原因となるという欠点もある。
ット線上に配線層がある場合にはビット線−配線層間容
量が、寄生容量としてビット線に付加するため、読み出
し時にビット線電位変化がこの寄生容量のために減少し
、読み出し誤差の原因になるという欠点もある。又、こ
の寄生容量を介してビット線に雑音を発生させ、誤動作
の原因となるという欠点もある。
本発明のダイナミック型半導体記憶装置は、任意断面形
状を有するパイプ状の第１の容量電極とその中心を貫通
して設けられた第２の容量電極を有する容量素子、前記
第１の容量電極と基準電位線との間に挿入されワード線
に接続されたゲート電極を有する電界効果トランジスタ
及び前記第２の容量電極に接続されたビット線からなる
メモリセルが複数個半導体基板に集積されているという
ものである。
状を有するパイプ状の第１の容量電極とその中心を貫通
して設けられた第２の容量電極を有する容量素子、前記
第１の容量電極と基準電位線との間に挿入されワード線
に接続されたゲート電極を有する電界効果トランジスタ
及び前記第２の容量電極に接続されたビット線からなる
メモリセルが複数個半導体基板に集積されているという
ものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）および−（ｂ）は本発明の第１の実／７１
！例の主要部を示す互いに直交する方向でそれぞれ半導
体チップを切断した断面図である。
！例の主要部を示す互いに直交する方向でそれぞれ半導
体チップを切断した断面図である。
この実施例は断面長方形状の多結晶シリコンからなる第
１の容量電極５−１とその中心を貫通して設けられた多
結晶シリコンからなる第２の容量電極（７）を有する容
量素子、第１の容量型１１１ｉ５−１と基準電位線（３
−２）との間に挿入されワード線であるゲート電極４−
３を有するＭ ＯＳ ＋−ランジスタ及び前述の第２の
容量電極であるビット線７からなるメモリセルが複数個
Ｐ型シリコンからなる半導体基板１に集積されていると
いうものである。
１の容量電極５−１とその中心を貫通して設けられた多
結晶シリコンからなる第２の容量電極（７）を有する容
量素子、第１の容量型１１１ｉ５−１と基準電位線（３
−２）との間に挿入されワード線であるゲート電極４−
３を有するＭ ＯＳ ＋−ランジスタ及び前述の第２の
容量電極であるビット線７からなるメモリセルが複数個
Ｐ型シリコンからなる半導体基板１に集積されていると
いうものである。
２は酸化シリコンからなるフィールド絶縁膜、３−１〜
３−２はＮ＋拡散層でＭＯＳトランジスタのソース・ド
レイン領域（３−２は基準電位線＞、４−１〜４−４は
多結晶シリコン膜からなるゲート電極でワード線を構成
している。５−１．５−２は酸化シリコンからなる容量
絶縁膜、７は多結晶シリコン膜からなるビット線で同時
に容量素子の第２の電極を兼ねている。
３−２はＮ＋拡散層でＭＯＳトランジスタのソース・ド
レイン領域（３−２は基準電位線＞、４−１〜４−４は
多結晶シリコン膜からなるゲート電極でワード線を構成
している。５−１．５−２は酸化シリコンからなる容量
絶縁膜、７は多結晶シリコン膜からなるビット線で同時
に容量素子の第２の電極を兼ねている。
第２図は本発明のメモリセルの原理を説明するための等
価回路図である６ＱはＭＯＳＦＥＴ、ＶＲは基準電位、
ＷＬはゲートに接続されたワード線、ＢＬはビット線、
Ｃ８は蓄積容量でビット線ＢＬを第２の容量電極としこ
れを取り囲んでシールドする様に形成された第１の容量
電極とで構成された容量素子の容量である。
価回路図である６ＱはＭＯＳＦＥＴ、ＶＲは基準電位、
ＷＬはゲートに接続されたワード線、ＢＬはビット線、
Ｃ８は蓄積容量でビット線ＢＬを第２の容量電極としこ
れを取り囲んでシールドする様に形成された第１の容量
電極とで構成された容量素子の容量である。
第３図は本発明のメモリセル配列のビット線とＣ５のみ
を書き出したものである。容量素子の外側の電極（第１
の容量電極）間の寄生容量を０１、外側の電極と他の配
線或いは基板との間の容量をＣ２、ビット線の露出して
いる部分の線間容量および寄生容量をＣ，、Ｃ４とすれ
ば、ビット線ＢＬの全容量Ｃ６はＣ４＋Ｃ３＋Ｃ８Ｃ２
／（Ｃ５＋Ｃ２）＋Ｃ５Ｃ１／ （Ｃ５＋２Ｃｔ ）と
なる。寄生容量Ｃ，，Ｃ２は蓄積容量Ｃ５と直列になる
ため、ビット線容量Ｃａはその分小さくなる。記憶情報
の読出し電圧を大きくするにはＣＢ ／ Ｃｓの値を小
さくすればよい。従ってＣ５が大きいほどよく読み出し
誤差、誤動作も減少する。
を書き出したものである。容量素子の外側の電極（第１
の容量電極）間の寄生容量を０１、外側の電極と他の配
線或いは基板との間の容量をＣ２、ビット線の露出して
いる部分の線間容量および寄生容量をＣ，、Ｃ４とすれ
ば、ビット線ＢＬの全容量Ｃ６はＣ４＋Ｃ３＋Ｃ８Ｃ２
／（Ｃ５＋Ｃ２）＋Ｃ５Ｃ１／ （Ｃ５＋２Ｃｔ ）と
なる。寄生容量Ｃ，，Ｃ２は蓄積容量Ｃ５と直列になる
ため、ビット線容量Ｃａはその分小さくなる。記憶情報
の読出し電圧を大きくするにはＣＢ ／ Ｃｓの値を小
さくすればよい。従ってＣ５が大きいほどよく読み出し
誤差、誤動作も減少する。
容量素子はビット線を囲んで形成されているので、半導
体基板の面積当りの容量が大きくとれ、従来例の少なく
とも２＠の値となる。ビット線を構成する多結晶シリコ
ン膜の厚さを大きくし、ビット線の側面の寄与を大きく
すれば４倍程度の蓄積容量とすることもできる。
体基板の面積当りの容量が大きくとれ、従来例の少なく
とも２＠の値となる。ビット線を構成する多結晶シリコ
ン膜の厚さを大きくし、ビット線の側面の寄与を大きく
すれば４倍程度の蓄積容量とすることもできる。
第４図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。基準電位をＮ＋拡散Ｎ ３−２と
アルミニウム又は多結晶シリコンからなる配線層９によ
りＭＯＳ）−ランジスタに与えている。低抵抗の配線に
より基準電位を与えることにより、安定なメモリ動作が
得られる。さらに、この配線層をゲート電極４−３上に
延在させその上に容量電極の一部を設けるようにすると
、大きな段差部に容量素子の一部が形成されるので蓄積
容量がより大きくなるという利点がある。
ップの断面図である。基準電位をＮ＋拡散Ｎ ３−２と
アルミニウム又は多結晶シリコンからなる配線層９によ
りＭＯＳ）−ランジスタに与えている。低抵抗の配線に
より基準電位を与えることにより、安定なメモリ動作が
得られる。さらに、この配線層をゲート電極４−３上に
延在させその上に容量電極の一部を設けるようにすると
、大きな段差部に容量素子の一部が形成されるので蓄積
容量がより大きくなるという利点がある。
以上説明したように本発明は、ビット線とこれを取り囲
むように設けられた電極とで容量素子を講することによ
り、従来の２倍以上のメモリセルの蓄積容量を得ること
ができる効果がある。ダイナミックメモリセルでは、小
さなセル面績でいかに大きな蓄積容量が得られるかが最
も重要な課題であり、本発明は１６Ｍビット以上の大容
量メモリを実現するための有効なセル構造を提供するも
のであるといえる。さらに、本発明によるとメモリセル
のビット線容量が小さく、大きな信号を取り出せるので
読み出し誤差や誤動作が減少するという効果もある。
むように設けられた電極とで容量素子を講することによ
り、従来の２倍以上のメモリセルの蓄積容量を得ること
ができる効果がある。ダイナミックメモリセルでは、小
さなセル面績でいかに大きな蓄積容量が得られるかが最
も重要な課題であり、本発明は１６Ｍビット以上の大容
量メモリを実現するための有効なセル構造を提供するも
のであるといえる。さらに、本発明によるとメモリセル
のビット線容量が小さく、大きな信号を取り出せるので
読み出し誤差や誤動作が減少するという効果もある。
第１図（ａ）及び（ｂ）は本発明の第１の実施例の主要
部を示す互いに直交する方向でそれぞれ半導体チップを
切断した断面図、第２図は本発明のメモリセルの等価回
路図、第３図は本発明のメモリセル配列のビット線とＣ
５を抜出して示すビット線容量を説明するための図、第
４図及び第５図はそれぞれ第２の実施例及び従来例の主
要部を示す半導体チップの断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３−
１〜３−３・・・Ｎ＋拡散層、５−１．５−２・・・（
第１の）容量電極、６・・・容量絶縁膜、７・・・ビッ
ト線、８・・・ゲート酸化膜、９・・・配線層。
部を示す互いに直交する方向でそれぞれ半導体チップを
切断した断面図、第２図は本発明のメモリセルの等価回
路図、第３図は本発明のメモリセル配列のビット線とＣ
５を抜出して示すビット線容量を説明するための図、第
４図及び第５図はそれぞれ第２の実施例及び従来例の主
要部を示す半導体チップの断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３−
１〜３−３・・・Ｎ＋拡散層、５−１．５−２・・・（
第１の）容量電極、６・・・容量絶縁膜、７・・・ビッ
ト線、８・・・ゲート酸化膜、９・・・配線層。
Claims (1)
- 任意断面形状を有するパイプ状の第１の容量電極とそ
の中心を貫通して設けられた第２の容量電極を有する容
量素子、前記第１の容量電極と基準電位線との間に挿入
されワード線に接続されたゲート電極を有する電界効果
トランジスタ及び前記第２の容量電極に接続されたビッ
ト線からなるメモリセルが複数個半導体基板に集積され
ていることを特徴とするダイナミック型半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025271A JPH06105770B2 (ja) | 1988-02-04 | 1988-02-04 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025271A JPH06105770B2 (ja) | 1988-02-04 | 1988-02-04 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200661A true JPH01200661A (ja) | 1989-08-11 |
| JPH06105770B2 JPH06105770B2 (ja) | 1994-12-21 |
Family
ID=12161366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025271A Expired - Lifetime JPH06105770B2 (ja) | 1988-02-04 | 1988-02-04 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105770B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2662850A1 (fr) * | 1990-06-05 | 1991-12-06 | Samsung Electronics Co Ltd | Condensateur empile pour cellule dram et procede pour sa fabrication. |
| FR2668856A1 (fr) * | 1990-11-01 | 1992-05-07 | Samsung Electronics Co Ltd | Cellule de memoire dram possedant une structure en forme de tunnel et procede pour fabriquer une telle cellule. |
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
| JPH04298074A (ja) * | 1990-10-25 | 1992-10-21 | Hyundai Electron Ind Co Ltd | スタックキャパシタを備えたｄｒａｍおよびその製造方法 |
| JPH06232370A (ja) * | 1992-12-30 | 1994-08-19 | Hyundai Electron Ind Co Ltd | ダイナミックラムセル |
-
1988
- 1988-02-04 JP JP63025271A patent/JPH06105770B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
| FR2662850A1 (fr) * | 1990-06-05 | 1991-12-06 | Samsung Electronics Co Ltd | Condensateur empile pour cellule dram et procede pour sa fabrication. |
| JPH04298074A (ja) * | 1990-10-25 | 1992-10-21 | Hyundai Electron Ind Co Ltd | スタックキャパシタを備えたｄｒａｍおよびその製造方法 |
| FR2668856A1 (fr) * | 1990-11-01 | 1992-05-07 | Samsung Electronics Co Ltd | Cellule de memoire dram possedant une structure en forme de tunnel et procede pour fabriquer une telle cellule. |
| JPH06232370A (ja) * | 1992-12-30 | 1994-08-19 | Hyundai Electron Ind Co Ltd | ダイナミックラムセル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105770B2 (ja) | 1994-12-21 |
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