JP2503689B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2503689B2 JP2503689B2 JP1300351A JP30035189A JP2503689B2 JP 2503689 B2 JP2503689 B2 JP 2503689B2 JP 1300351 A JP1300351 A JP 1300351A JP 30035189 A JP30035189 A JP 30035189A JP 2503689 B2 JP2503689 B2 JP 2503689B2
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- Japan
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- memory device
- gate electrode
- semiconductor substrate
- conductive layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、任意の記憶情
報のランダムな入出力が可能な半導体記憶装置の高集積
化構造に関するものである。
報のランダムな入出力が可能な半導体記憶装置の高集積
化構造に関するものである。
近年、半導体記憶装置は、コンピュータなどの情報機
器の目覚ましい普及によって、その需要が急速に拡大し
ている。また、機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体記憶装置の高集積化、高速応答性あるいは
高信頼性に関する技術開発が進められている。
器の目覚ましい普及によって、その需要が急速に拡大し
ている。また、機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体記憶装置の高集積化、高速応答性あるいは
高信頼性に関する技術開発が進められている。
半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものにDRAM（Dynamic Random Access Memory）
がある。
が可能なものにDRAM（Dynamic Random Access Memory）
がある。
一般にDRAMは、多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。第５図は一般的なDRAMの構
成を示すブロック系統図である。第５図において、DRAM
50は、記憶情報のデータ信号を蓄積するためのメモリセ
ルアレイ51と、単位記憶回路を構成するメモリセルを選
択するアドレス信号を外部から受けるためのロウアンド
カラムアドレスバッファ52と、上記アドレス信号を解読
することによってメモリセルを指定するためのロウデコ
ーダ53およびカラムデコーダ54と、指定されたメモリセ
ルに蓄積された信号を増幅して読み出すセンスリフレッ
シュアンプ55と、データ入出力のためのデータインバッ
ファ56およびデータアウトバッファ57と、クロック信号
を発生するクロックジェネレータ58とを有する。また、
第５図において、A0〜A9はアドレス入力端子である。
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。第５図は一般的なDRAMの構
成を示すブロック系統図である。第５図において、DRAM
50は、記憶情報のデータ信号を蓄積するためのメモリセ
ルアレイ51と、単位記憶回路を構成するメモリセルを選
択するアドレス信号を外部から受けるためのロウアンド
カラムアドレスバッファ52と、上記アドレス信号を解読
することによってメモリセルを指定するためのロウデコ
ーダ53およびカラムデコーダ54と、指定されたメモリセ
ルに蓄積された信号を増幅して読み出すセンスリフレッ
シュアンプ55と、データ入出力のためのデータインバッ
ファ56およびデータアウトバッファ57と、クロック信号
を発生するクロックジェネレータ58とを有する。また、
第５図において、A0〜A9はアドレス入力端子である。
半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリクス状に複数個配列されて形成されている。第６図
は、メモリセルアレイ51を構成するメモリセルの４ビッ
ト分の等価回路を示す回路図である。図示されたメモリ
セルは、１個のMOS（Metal Oxide Semiconductor）トラ
ンジスタとこれに接続された１個の容量素子とから構成
されるいわゆる１トランジスタ１キャパシタ形のメモリ
セルである。このタイプのメモリセルは構造が簡単なた
め、メモリセルアレイの集積度を向上させることが容易
であり、大容量のDRAMに広く用いられている。
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリクス状に複数個配列されて形成されている。第６図
は、メモリセルアレイ51を構成するメモリセルの４ビッ
ト分の等価回路を示す回路図である。図示されたメモリ
セルは、１個のMOS（Metal Oxide Semiconductor）トラ
ンジスタとこれに接続された１個の容量素子とから構成
されるいわゆる１トランジスタ１キャパシタ形のメモリ
セルである。このタイプのメモリセルは構造が簡単なた
め、メモリセルアレイの集積度を向上させることが容易
であり、大容量のDRAMに広く用いられている。
DRAMの高集積化に伴ってメモリサイズが縮小された場
合、キャパシタ用の面積もそれに伴って縮小する。しか
しながら、記憶装置としてのDRAMの安定動作，信頼性上
の観点から、高集積化されても１ビットのメモリセルに
蓄える電荷量はほぼ一定に維持されなければならず、そ
のためにはキャパシタの実効面積を何らかの方法で増や
す必要がある。従って、キャパシタの構造を三次元化す
ることにより、キャパシタの実効面積を増やすことが試
みられるようになった。例えば、第３図，第４図は、三
次元構造のキャパシタを持つメモリセルの断面図であ
る。キャパシタの下部電極の基板に垂直な部分の両面を
キャパシタ面積として活用できるため、実効的なキャパ
シタ面積を増大できる構造となっている。
合、キャパシタ用の面積もそれに伴って縮小する。しか
しながら、記憶装置としてのDRAMの安定動作，信頼性上
の観点から、高集積化されても１ビットのメモリセルに
蓄える電荷量はほぼ一定に維持されなければならず、そ
のためにはキャパシタの実効面積を何らかの方法で増や
す必要がある。従って、キャパシタの構造を三次元化す
ることにより、キャパシタの実効面積を増やすことが試
みられるようになった。例えば、第３図，第４図は、三
次元構造のキャパシタを持つメモリセルの断面図であ
る。キャパシタの下部電極の基板に垂直な部分の両面を
キャパシタ面積として活用できるため、実効的なキャパ
シタ面積を増大できる構造となっている。
第３図，第４図，第６図において、１は半導体基板、
２は素子分離領域、３はゲート酸化膜、4a,4bはゲート
電極、５は欠番、5a,6bはn-拡散層、７は欠番、８は酸
化膜、9a,9bはn+拡散層、10は窒化層、11〜14は欠番、1
5,17は導電膜、16は誘電膜、18は絶縁膜、19は導電層、
20はビット線である導電膜、21はMOSトランジスタ、22
はキャパシタ、23は角部である。
２は素子分離領域、３はゲート酸化膜、4a,4bはゲート
電極、５は欠番、5a,6bはn-拡散層、７は欠番、８は酸
化膜、9a,9bはn+拡散層、10は窒化層、11〜14は欠番、1
5,17は導電膜、16は誘電膜、18は絶縁膜、19は導電層、
20はビット線である導電膜、21はMOSトランジスタ、22
はキャパシタ、23は角部である。
第３図，第４図，第６図に示すように、メモリセルは
１個のアクセストランジスタ21と、１つのキャパシタ22
とから構成されている。メモリセルは、半導体基板１の
表面に形成された素子分離領域２によって、その周囲が
囲まれ、隣接するメモリセルと絶縁分離されている。ア
クセストランジスタ21は、半導体基板１表面に形成され
た不純物領域6a,9aおよび6b,9bと、この不純物領域6a,9
aと6b,9bとの間に位置し、薄いゲート酸化膜３を介して
形成されたゲート電極4aとから構成されている。キャパ
シタ22は、多結晶シリコン等の導電材料から成る下部電
極15と上部電極17との間に窒化膜と酸化膜との積層膜を
形成し、あるいはタンタル酸化膜等の誘電材料から成る
誘電体層16を積層して形成しており、下部電極15はアク
セストランジスタ21のソースあるいはドレイン領域6bお
よび9bに接続されている。ビット線20は、絶縁膜18から
成る層間膜上にあり、アクセストランジスタ21のソース
あるいはドレイン領域6a,9aと直接あるいは導電層19を
介して接続されている。
１個のアクセストランジスタ21と、１つのキャパシタ22
とから構成されている。メモリセルは、半導体基板１の
表面に形成された素子分離領域２によって、その周囲が
囲まれ、隣接するメモリセルと絶縁分離されている。ア
クセストランジスタ21は、半導体基板１表面に形成され
た不純物領域6a,9aおよび6b,9bと、この不純物領域6a,9
aと6b,9bとの間に位置し、薄いゲート酸化膜３を介して
形成されたゲート電極4aとから構成されている。キャパ
シタ22は、多結晶シリコン等の導電材料から成る下部電
極15と上部電極17との間に窒化膜と酸化膜との積層膜を
形成し、あるいはタンタル酸化膜等の誘電材料から成る
誘電体層16を積層して形成しており、下部電極15はアク
セストランジスタ21のソースあるいはドレイン領域6bお
よび9bに接続されている。ビット線20は、絶縁膜18から
成る層間膜上にあり、アクセストランジスタ21のソース
あるいはドレイン領域6a,9aと直接あるいは導電層19を
介して接続されている。
従来のメモリセルにおいては、第３図，第４図の下部
電極15の上部電極17に対する断面形状はいくつかの角部
23を有している。そして、これらの角部23の角度を規定
していないため、角部23の角度は前工程の加工形状を保
持したままになっており、例えば第３図に示すように90
度の角度、あるいは第４図に示すような角度になってい
る。このメモリセルの例のように、ある導電膜の両面を
キャパシタとして用いる場合、その導電膜の角部は90度
および90度あるいは鈍角および鋭角となる。このような
従来の角部においては、例えば上記したような三次元構
造をもつキャパシタでは少なくとも１つ以上の鋭角を持
つ。そのため、その鋭角部に電界が集中し、また、その
部分に形成される誘電膜がその部分で薄く形成されるた
め、耐圧等の信頼性がその部分で悪くなるという問題が
あった。
電極15の上部電極17に対する断面形状はいくつかの角部
23を有している。そして、これらの角部23の角度を規定
していないため、角部23の角度は前工程の加工形状を保
持したままになっており、例えば第３図に示すように90
度の角度、あるいは第４図に示すような角度になってい
る。このメモリセルの例のように、ある導電膜の両面を
キャパシタとして用いる場合、その導電膜の角部は90度
および90度あるいは鈍角および鋭角となる。このような
従来の角部においては、例えば上記したような三次元構
造をもつキャパシタでは少なくとも１つ以上の鋭角を持
つ。そのため、その鋭角部に電界が集中し、また、その
部分に形成される誘電膜がその部分で薄く形成されるた
め、耐圧等の信頼性がその部分で悪くなるという問題が
あった。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、耐圧等の信頼性が劣化しない
角部を有する半導体記憶装置を得ることにある。
その目的とするところは、耐圧等の信頼性が劣化しない
角部を有する半導体記憶装置を得ることにある。
このような目的を達成するために本発明は、半導体基
板（１）と、半導体基板の表面に第１の絶縁膜（3,2）
を介して形成されたゲート電極（4a）およびゲート電極
に接続された配線層（4b）と、半導体基板のゲート電極
の両側部分に形成されたソース領域（6b,9b）およびド
レイン領域（6a,9a）と、ゲート電極およびゲート電極
に接続された配線層上にそれぞれ形成された第２の絶縁
膜（８）と、ソース領域およびドレイン領域の一方に接
続され、第２の絶縁膜上に延在して形成された下導電
層、およびこの下導電層の外側付近から半導体基板に対
して垂直方向に伸びて形成された上導電層からなる下部
電極（15）と、下部電極の表面に形成された誘電膜（1
6）と、誘電膜の表面に形成された上部電極（17）とを
有し、下部電極の上導電層の先端部がなだらかな面に形
成されているものである。
板（１）と、半導体基板の表面に第１の絶縁膜（3,2）
を介して形成されたゲート電極（4a）およびゲート電極
に接続された配線層（4b）と、半導体基板のゲート電極
の両側部分に形成されたソース領域（6b,9b）およびド
レイン領域（6a,9a）と、ゲート電極およびゲート電極
に接続された配線層上にそれぞれ形成された第２の絶縁
膜（８）と、ソース領域およびドレイン領域の一方に接
続され、第２の絶縁膜上に延在して形成された下導電
層、およびこの下導電層の外側付近から半導体基板に対
して垂直方向に伸びて形成された上導電層からなる下部
電極（15）と、下部電極の表面に形成された誘電膜（1
6）と、誘電膜の表面に形成された上部電極（17）とを
有し、下部電極の上導電層の先端部がなだらかな面に形
成されているものである。
本発明による半導体記憶装置においては、誘電膜を介
して下部電極と上部電極とが接している角部の電界強度
が減少し、キャパシタの信頼性が向上する。
して下部電極と上部電極とが接している角部の電界強度
が減少し、キャパシタの信頼性が向上する。
第１図，第２図は本発明による半導体記憶装置の一実
施例を示す断面図である。第１図，第２図の半導体記憶
装置は、角部23の形状を除いて、第３図，第４図の半導
体記憶装置と同じ構造であり、第１図，第２図において
第３図，第４図と同一部分又は相当部分には同一符号が
付してある。
施例を示す断面図である。第１図，第２図の半導体記憶
装置は、角部23の形状を除いて、第３図，第４図の半導
体記憶装置と同じ構造であり、第１図，第２図において
第３図，第４図と同一部分又は相当部分には同一符号が
付してある。
第１図の半導体記憶装置においては、キャパシタ下部
電極15の角部を落としてテーパ状にすることにより、90
度以上の角部23のみとした。また、第２図では、丸くな
まらせた角部23とした。このようにすることにより、角
部23に電界が集中することがなくなり、耐圧等の信頼性
を向上させることができる。
電極15の角部を落としてテーパ状にすることにより、90
度以上の角部23のみとした。また、第２図では、丸くな
まらせた角部23とした。このようにすることにより、角
部23に電界が集中することがなくなり、耐圧等の信頼性
を向上させることができる。
本実施例では典型的な２つの例を示したが、もちろ
ん、角部をもっと多角形状にしても良いし、あるいは楕
円状にするなどしても良い。
ん、角部をもっと多角形状にしても良いし、あるいは楕
円状にするなどしても良い。
以上説明したように本発明は、下部電極の上導電層の
先端部をなだらかな面に形成したことにより、角部への
電界の集中を排除することができるので、耐圧等に関し
て信頼性の高いキャパシタ、ひいては信頼性の高い半導
体記憶装置を得ることができる効果がある。
先端部をなだらかな面に形成したことにより、角部への
電界の集中を排除することができるので、耐圧等に関し
て信頼性の高いキャパシタ、ひいては信頼性の高い半導
体記憶装置を得ることができる効果がある。
第１図，第２図は本発明による半導体記憶装置の一実施
例におけるメモリセルを示す断面図、第３図，第４図は
従来の半導体記憶装置におけるメモリセルを示す断面
図、第５図は一般的な半導体記憶装置（DRAM）を示すブ
ロック系統図、第６図はメモリセル４ビット分の等価回
路を示す回路図である。 １……半導体基板、２……素子分離領域、３……ゲート
酸化膜、4a,4b……ゲート電極、6a,6b……n-拡散層、８
……酸化膜、9a,9b……n+拡散層、１……窒化膜、15,1
7,20……導電膜、16……誘電膜、18……絶縁膜、19……
導電層、21……MOSトランジスタ、22……キャパシタ、2
3……角部。
例におけるメモリセルを示す断面図、第３図，第４図は
従来の半導体記憶装置におけるメモリセルを示す断面
図、第５図は一般的な半導体記憶装置（DRAM）を示すブ
ロック系統図、第６図はメモリセル４ビット分の等価回
路を示す回路図である。 １……半導体基板、２……素子分離領域、３……ゲート
酸化膜、4a,4b……ゲート電極、6a,6b……n-拡散層、８
……酸化膜、9a,9b……n+拡散層、１……窒化膜、15,1
7,20……導電膜、16……誘電膜、18……絶縁膜、19……
導電層、21……MOSトランジスタ、22……キャパシタ、2
3……角部。
Claims (1)
- 【請求項１】半導体基板と、 前記半導体基板の表面に第１の絶縁膜を介して形成され
たゲート電極およびゲート電極に接続された配線層と、 前記半導体基板の前記ゲート電極の両側部分に形成され
たソース領域およびドレイン領域と、 前記ゲート電極およびゲート電極に接続された配線層上
にそれぞれ形成された第２の絶縁膜と、 前記ソース領域およびドレイン領域の一方に接続され、
前記第２の絶縁膜上に延在して形成された下導電層、お
よびこの下導電層の外側付近から前記半導体基板に対し
て垂直方向に伸びて形成された上導電層からなる下部電
極と、 この下部電極の表面に形成された誘電膜と、 この誘電膜の表面に形成された上部電極と を有し、前記下部電極の上導電層の先端部がなだらかな
面に形成されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300351A JP2503689B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300351A JP2503689B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160755A JPH03160755A (ja) | 1991-07-10 |
| JP2503689B2 true JP2503689B2 (ja) | 1996-06-05 |
Family
ID=17883737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300351A Expired - Fee Related JP2503689B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503689B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151749A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3060995B2 (ja) * | 1997-05-29 | 2000-07-10 | 日本電気株式会社 | 半導体容量素子構造および製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633650B2 (ja) * | 1988-09-30 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
-
1989
- 1989-11-17 JP JP1300351A patent/JP2503689B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03160755A (ja) | 1991-07-10 |
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Legal Events
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