JPH05267616A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】半導体集積回路装置において、メモリセル容量
を増やすに際して、プレートの抵抗値の増大を防止する
手段を設けることにより、プレートの抵抗増大による信
号のロスを低減する。 【構成】ＤＲＡＭのメモリセルを複数有する半導体記憶
装置において、情報蓄積用容量素子を半導体基板の主面
に設けた細孔２８内に形成し、複数の情報蓄積用容量素
子の各プレート電極ＰＬを半導体基板２１の表面側で相
互に接続するプレート電極ＰＬを、他の層によりシャン
トし、あるいはプレート電極を低抵抗材料により形成す
ることにより、プレート電極を低抵抗化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、特に
ダイナミック型ランダムアクセスメモリ（以下「ＤＲＡ
Ｍ」という。）に関するものである。

【０００２】

【従来の技術】本発明者は、先に「半導体集積回路装置
及びその製造方法」と称する発明を提案した（平成３年
特許願０９８８６８号、平成３年４月３０日出願）。そ
の発明の一部を図５を用いて説明する。

【０００３】図において、２１はｐ型半導体基板であ
り、メモリセルはｐ型半導体基板２１の表面に形成され
たメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子
との直列回路で形成される。メモリセル選択用ＭＩＳＦ
ＥＴは、ゲート電極３６と半導体領域ＳＲとを有する。
情報蓄積用容量素子は、半導体基板２１に設けられた細
孔２８の中の底部及び側壁の絶縁膜２９、該絶縁膜２９
上の固定電位が印加されるプレート電極３０、該電極３
０上に設けられる誘電体膜となる絶縁膜３２、該絶縁膜
３２上の電極３３からなる。メモリセル選択用ＭＩＳＦ
ＥＴの半導体領域ＳＲと情報蓄積用容量素子の電極３３
とは電極４２により接続される。

【０００４】そして、メモリセル選択用ＭＩＳＦＥＴの
ゲート電極３６はワード線を兼ねる。また、半導体領域
ＳＲは、第２の接続用電極４７を介して、データ線５１
に接続される。情報蓄積用容量素子のプレート電極３０
は、半導体基板２１の表面において、他のメモリセルの
プレート電極と共通に接続され、例えば１／２Ｖｃｃの
固定電位が印加される。なお、図５におけるその他の部
分については、本発明の説明に直接関係しないので、説
明を省略する。

【０００５】以上説明した半導体集積回路装置は、情報
蓄積用容量素子が、誘電体膜３２を挟んだ電極３３とプ
レート電極３０により構成されている。したがって、細
孔２８の側壁、底部の夫々に対応する位置において、半
導体基板２１の表面を情報蓄積用容量素子の電極として
使用していない。このため、アルファ線ソフトエラーが
発生しにくく、かつ情報蓄積用容量素子間のリーク電流
を防止できるので、低消費電力のＤＲＡＭが実現できる
ものである。

【０００６】以上の効果の他に、上記半導体集積回路装
置は、（１）配線の微細化を図る、（２）メモリセル選
択用ＭＩＳＦＥＴと情報蓄積用容量素子の接続を容易に
する、（３）製造方法の簡素化を実現し、歩留りの向上
を図るといった効果を奏するものであるが、その詳細の
説明はここでは省略する。

【０００７】

【発明が解決しようとする課題】以上説明したメモリセ
ルにおいて、メモリセル容量を増やすためには、プレー
ト電極３０を薄くして、誘電体膜である絶縁膜３２の面
積を大きくする必要がある。また、メモリセル容量を増
大するレイアウトとして疑似２交点レイアウトを採用す
ることが必須となる。しかしながら、プレート電極３０
を薄くすることは、プレート電極３０の、半導体基板表
面において各メモリセル間を接続する部分も薄くするこ
ととなるので、プレート抵抗が増大することとなる。ま
た、疑似２交点レイアウトを行うと、プレートが半導体
基板表面で斜め方向に配置されることとなるため、プレ
ートの長さが長くなり、抵抗値が大きくなる。

【０００８】このようにプレート電極の抵抗値が増大す
ると、次のような問題点が生ずる。すなわち、読み出し
／書き込み時、選択されたメモリセルの蓄積容量とのカ
ップリングによってプレートの電位が変動する。この
時、プレートの抵抗が高いとプレート電位が復帰するた
めに時間を要する。このため、プレート電位復帰前にワ
ードがオフすると、この本来の電位との差が信号のロス
となり、ノイズの原因となる。このため、リテンション
不良、ソフトエラーが発生する。

【０００９】本発明は、上記従来の半導体集積回路装置
において、メモリセル容量を増やすに際して、プレート
の抵抗値の増大を防止する手段を設けることにより、プ
レートの抵抗増大による信号のロスを低減することを目
的とするものである。

【００１０】本発明の前記ならびに他の目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１２】すなわち、ＤＲＡＭのメモリセルを複数有
する半導体記憶装置において、情報蓄積用容量素子を半
導体基板の主面に設けた細孔内に形成し、複数の情報蓄
積用容量素子の各プレート電極を半導体基板の主面側で
相互に接続するプレート電極を、他の層によりシャント
し、あるいはプレート電極を低抵抗材料により形成する
ことにより、プレート電極を低抵抗化するものである。

【００１３】

【作用】上記した手段によれば、プレートを他の層によ
りシャントし、あるいはプレート電極を低抵抗化するこ
とにより、プレートの抵抗が低減されるから、プレート
を薄くすることによりメモリセルの情報蓄積用容量素子
の容量を増大させても、プレート抵抗の増大はなく、プ
レート抵抗に起因する信号のロスが低減されるものであ
る。

【００１４】以下、本願発明の構成について、疑似２交
点セルアレーに適用した一実施例と共に説明する。

【００１５】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１６】

【実施例】図１は、本例の半導体記憶装置の断面図、図
２、図３は本例の半導体記憶装置が適用される疑似２交
点セルアレーを説明する回路図、図４は、疑似２交点セ
ルアレーのレイアウトを示す平面図である。

【００１７】初めに、本例のメモリセルが適用される疑
似２交点セルアレーについて説明をする。図２は、疑似
２交点セルアレーのメモリセル選択用ＭＩＳＦＥＴ、情
報蓄積用容量素子と、データ線、ワード線及びプレート
電極との関係を説明する回路図である。図において、Ｄ
ＲＡＭを構成するメモリセルは、メモリセル選択用ＭＩ
ＳＦＥＴ（ＭＩＳ）と情報蓄積用容量素子Ｃとが直列に
接続されたものからなり、このメモリセルはメモリマッ
ト表面上にアレー状に配置される。このメモリセル選択
用ＭＩＳＦＥＴのソースはデータ線ＤＬ（ＤＬ０〜ＤＬ
１）に接続され、ゲートはワード線ＷＬに接続され、ド
レインは情報蓄積用容量素子Ｃに接続される。情報蓄積
用容量素子Ｃの他端は、例えば、１／２Ｖｃｃ電位の固
定電位が印加されるプレート電極ＰＬに接続される。

【００１８】前記のデータ線ＤＬは行方向に、ワード線
ＷＬは列方向に所定のピッチで行列状に配置される。そ
して、プレート電極ＰＬは、行方向及び列方向に対し
て、約４５°の角度をなす方向に複数延在して配置され
る。ＲＰＬは、プレート電極ＰＬの抵抗を表し、ＳＡ
０，ＳＡ１は、センスアンプを表している。

【００１９】次に、図３は、疑似２交点セルアレーの全
体を示す回路図であり、半導体記憶装置の１メモリマッ
トＭＡＴ上の配置を示す。メモリセルＭＣは、メモリセ
ル選択用ＭＩＳＦＥＴと情報蓄積用容量素子からなるも
のであるが、省略して○により示している。また、メモ
リセルＭＣは、メモリマット上にアレー状に配置される
が、簡単のため、一部を省略して示している。メモリセ
ルＭＣと、データ線、ワード線及びプレート電極との関
係は、前述の図２のものと同一である。

【００２０】図２における斜めに配置されたプレート電
極ＰＬは、図３では、ＰＬ0〜ＰＬ4n-1で表示されてい
る。これらプレート電極は、斜め方向に配置されてその
長さが長くなり、抵抗ＲＰＬが増大するため、前述のよ
うに各メモリセルのプレート電極の電位の変動の原因と
なるため、それを防止するため以下の手段がとられてい
る。すなわち、これらプレート電極はその両端を、メモ
リマットＭＡＴの周辺にル−プ状に配置されたプレート
電極ＰＬ１に接続され、更に以上の各プレート電極は、
データ線ＤＬ(Ｄ0〜ＤＢ4n-1)と平行に延在する複数の
プレート電極ＰＬ２と要所要所において接続される。そ
して、これらプレート電極ＰＬ２は、例えば１／２Ｖｃ
ｃ電位の固定電位に接続される。

【００２１】図４に、以上説明した疑似２交点セルアレ
ーのレイアウトの一部を示す。行方向に延在する複数の
データ線ＤＬ(Ｄ2n-2〜Ｄ2n+1)、列方向に延在する複数
のワード線ＷＬ(Ｗ4n+4〜Ｗ4n-5)のそれぞれが配置され
る。ＣＮＴ１は、メモリセル選択用ＭＩＳＦＥＴのドレ
イン領域とデータ線ＤＬとを接続するためのコンタクト
ホールである。２８は、情報蓄積用容量素子が形成され
る細孔で、ハッチングを施した四角で表している。

【００２２】メモリセル選択用ＭＩＳＦＥＴは、データ
線ＤＬと重なる部分のワード線ＷＬをゲート電極として
いる。各メモリセルに共通のプレート電極ＰＬ(ＰＬ2n+
2〜ＰＬ2n-2)は、行方向及び列方向に対して約４５°の
角度をなす方向に帯状に複数延在して配置される。この
プレート電極ＰＬは、列方向に並んだ複数のメモリセル
の細孔２８内のプレート電極間を接続する役割を果た
し、この細孔２８内のプレート電極３０に固定電位を供
給する。また、これらプレート電極ＰＬは、図３におい
て説明したデータ線ＤＬと平行に延在するプレート電極
ＰＬ２とコンタクトホールＣＮＴ２を介して接続され
る。

【００２３】次に、図１は、図４のＩ−Ｉ切断線で切っ
た部分の断面図を示す。図において、本発明のＤＲＡＭ
は単結晶珪素からなるｐ型半導体基板２１の主面に形成
される。メモリセルは、ｐ型半導体基板２１の主面に形
成されたメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容
量素子との直列回路で構成される。

【００２４】メモリセル選択用ＭＩＳＦＥＴは、ワード
線を兼ねるゲート電極３６と、該ゲート電極３６に対し
て自己整合で形成されたｎ型半導体領域ＳＲとを有す
る。このｎ型半導体領域ＳＲはメモリセル選択用ＭＩＳ
ＦＥＴのソース領域、ドレイン領域のいずれかの機能を
有する。ドレイン領域となるｎ型半導体領域ＳＲは、第
２の接続用電極４７、コンタクトホールＣＮＴ１を介し
てデータ線ＤＬに接続される。

【００２５】情報蓄積用容量素子は、ｐ型半導体基板２
１に形成された細孔２８の底部及び側壁の酸化珪素膜か
らなる絶縁膜２９、該絶縁膜２９上の固定電位が印加さ
れるプレート電極３０、該電極３０上に設けられる誘電
体膜となる絶縁膜３２、該絶縁膜３２上のノード電極３
３からなる。ノード電極３３は、ソース領域となるメモ
リセル選択用ＭＩＳＦＥＴのｎ型半導体領域ＳＲと、第
１の接続用電極４２を介して接続される。プレート電極
３０の半導体記憶装置２１の表面側に位置する部分がプ
レート電極ＰＬとして、図２〜図４に示すように、アレ
ー状に配置された複数のメモリセルＭＣの細孔２８内の
情報蓄積用容量素子のプレート電極３０間を接続する。

【００２６】プレート電極ＰＬは、本例では、前記第２
の接続用電極４７と同層に同一材料で形成されたポリシ
リコン層のシャントＳＨと接続される。該シャントＳＨ
は、プレート電極ＰＬの上層において、プレート電極Ｐ
Ｌと平行に延在し、適当な間隔をおいてコンタクトホー
ルＣＮＴ３を介して、プレート電極ＰＬと接続される。

【００２７】この結果、プレート電極ＰＬに導電材料か
らなるシャントＳＨが並列接続されて、プレート電極Ｐ
Ｌの抵抗値は減少することとなる。したがって、情報蓄
積用容量素子においてプレート電極３０を薄くして情報
蓄積用容量素子の容量を増やしても、プレート電極全体
の抵抗値は増加をすることがなく、プレートの抵抗値増
大による信号のロスを低減することが可能となる。ま
た、本例では、プレート電極ＰＬは、第２の接続用電極
４７と同層に形成することにより半導体プロセスのプロ
セス数を低減している。

【００２８】以上の説明は、主として本発明者の提案し
た従来例と対比しての特徴及びそれに伴う効果を説明し
ているが、以上説明した効果の他に、前記従来例の発明
の奏する効果も本例は奏するものである。

【００２９】すなわち、本発明の情報蓄積用容量素子
は、プレート電極３０夫々に対応する位置において、ｐ
型半導体基板２１の表面を情報蓄積用容量素子として使
用していない。また、情報蓄積用容量素子のノード電極
３３は、メモリセル選択用ＭＩＳＦＥＴのソース領域と
ポリシリコン層からなる第１の接続用電極４２を介して
ｐ型半導体基板２１の表面において接続されるので、そ
の接続は容易かつ安定であり、接続抵抗も小さくでき
る。さらに、第１の接続用電極４２はワード線ＷＬに対
して自己整合で形成されるので、メモリセルを縮小でき
る。

【００３０】また、情報蓄積用容量素子の電極がｐ型半
導体基板２１内の細孔２８の中に形成されているため、
その上方に位置する配線層は微細かつ高精度に形成でき
る。

【００３１】更に、第２の接続用電極４７は、ゲート電
極３６に対して自己整合で形成できるので、メモリセル
の縮小を実現できる。

【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は、上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能である。

【００３３】例えば、前記シャントＳＨは、必ずしも第
２の接続用電極４７と同層に同一材料で形成しなくても
よい。シャントＳＨの材料として、タングステンシリサ
イドＷＳiあるいはチタンシリサイドＴiＳiを使用して
もよいし、形成する層は任意であり、プレート電極ＰＬ
と接触してシャント層を形成してもよいものである。プ
レート電極ＰＬと接触してシャント層を形成した場合、
シャント層とプレート電極ＰＬは２重層となり、シャン
ト層がプレート電極ＰＬを裏打ちしてシャントすること
となる。

【００３４】また、半導体基板２１の表面側のプレート
電極ＰＬ全体を細孔２８内のプレート電極３０の材料と
異ならせ、タングステンシリサイドＷＳiあるいはチタ
ンシリサイドＴiＳi等の抵抗値の低い材料を用いて形成
してもよいものである。

【００３５】さらに、以上の説明では主として本発明者
によってなされた発明をその背景となった利用分野であ
る疑似２交点セルアレーに適用した場合について説明し
たが、それに限定されるものでないことはいうまでもな
い。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００３７】すなわち、半導体記憶装置におけるメモリ
セルの各情報蓄積用容量素子のプレート電極を接続する
電極を別の電極によりシャントし、あるいはプレート電
極を接続する電極を低抵抗材料により形成することによ
り、プレート抵抗を低減することができる。これによ
り、半導体記憶装置の情報蓄積用容量素子のプレート電
極を薄くしてメモリセル容量を増やしても、プレート抵
抗は増大せず、プレート抵抗の増大に伴う信号のロスを
防止することが可能になる。

【図面の簡単な説明】

【図１】 本発明の実施例の半導体記憶装置の断面図。

【図２】 図１の半導体記憶装置が適用される疑似２交
点セルアレーの一部を示した回路図。

【図３】 図１の半導体記憶装置が適用される疑似２交
点セルアレーの全体を示した回路図。

【図４】 図２、図３の疑似２交点セルアレーのレイア
ウトを示した平面図。

【図５】 従来の半導体記憶装置の断面図。

【符号の説明】 ２１…半導体基板、２８…細孔、２９，３２…絶縁膜、
３０，ＰＬ…プレート電極、３３…ノード電極、３６…
ゲート電極、４２…第１の接続用電極、４７…第２の接
続用電極、ＳＲ…半導体領域、ＭＩＳ…メモリセル選択
用ＭＩＳＦＥＴ、ＭＣ…メモリセル、ＤＬ…データ線、
ＷＬ…ワード線、ＣＮＴ…コンタクトホール。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリセル選択用ＭＩＳＦＥＴと情報蓄
   積用容量素子とが直列に接続されたメモリセルを複数有
   する半導体記憶装置であって、前記情報蓄積用容量素子
   が、半導体基板の主面に設けられた細孔内の底部及び側
   壁に形成された第１の絶縁膜、前記第１の絶縁膜上に形
   成された所定の固定電位が印加される第１の電極、該第
   １の電極の表面に形成された第２の絶縁膜、及び該第２
   の絶縁膜上に形成された第２の電極から形成され、前記
   複数のメモリセルの各第１の電極は、前記半導体基板の
   表面側で、第３の電極により相互に接続される半導体記
   憶装置において、前記第３の電極は、前記第２の電極と
   同一層において同一材料で形成され、該第３の電極は別
   の電極を並列に接続して低抵抗化されていることを特徴
   とする半導体記憶装置。
2. 【請求項２】 メモリセル選択用ＭＩＳＦＥＴと情報蓄
   積用容量素子とが直列に接続されたメモリセルを複数有
   する半導体記憶装置であって、前記情報蓄積用容量素子
   が、半導体基板の主面に設けられた細孔内の底部及び側
   壁に形成された第１の絶縁膜、前記第１の絶縁膜上に形
   成された所定の固定電位が印加される第１の電極、該第
   １の電極の表面に形成された第２の絶縁膜、及び該第２
   の絶縁膜上に形成された第２の電極から形成され、複数
   のメモリセルの前記各第１の電極は、前記半導体基板の
   表面側で、第３の電極により相互に接続される半導体記
   憶装置において、前記第３の電極は、前記第１の電極よ
   りも抵抗の少ない材料で形成されていることを特徴とす
   る半導体記憶装置。