JPH0360182B2 - - Google Patents

Info

Publication number
JPH0360182B2
JPH0360182B2 JP59062730A JP6273084A JPH0360182B2 JP H0360182 B2 JPH0360182 B2 JP H0360182B2 JP 59062730 A JP59062730 A JP 59062730A JP 6273084 A JP6273084 A JP 6273084A JP H0360182 B2 JPH0360182 B2 JP H0360182B2
Authority
JP
Japan
Prior art keywords
word line
column address
address line
line
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59062730A
Other languages
English (en)
Other versions
JPS60206164A (ja
Inventor
Yasuo Ito
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP59062730A priority Critical patent/JPS60206164A/ja
Priority to KR1019840007747A priority patent/KR890004768B1/ko
Priority to US06/715,360 priority patent/US4638458A/en
Priority to EP85302108A priority patent/EP0160392B1/en
Priority to DE8585302108T priority patent/DE3564516D1/de
Publication of JPS60206164A publication Critical patent/JPS60206164A/ja
Publication of JPH0360182B2 publication Critical patent/JPH0360182B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、半導体メモリ装置に係り、特に大規
模集積化した場合に高速アクセスを可能とした半
導体メモリ装置に関する。
［発明の技術的背景とその問題点］ 近時、書き換え可能な半導体メモリセルが各種
実用化されているが、これらのうち第１図に示す
如き１個のMOSFET１及び１個のMOSキヤパシ
タ２からなるメモリセルが最も一般的である。こ
のメモリセルはMOSFET１のゲートが列アドレ
ス線（以下、ワード線）WLに接続され、ドレイ
ンが行アドレス線（以下、ビツト線）BLに接続
され、記憶データを電荷の形でMOSキヤパシタ
２に蓄積するものである。このメモリセルを用い
て例えばダイナミツクRAMを構成する場合、第
２図に示す如くメモリアレイが構成される。即ち
複数のワード線WLiと複数のビツト線BLjとの各
交差部間にメモリセルMijがそれぞれ接続され
る。
近年、ダイナミツクRAMに対してますます高
速アクセス動作が要求されてきている。ところ
が、64Kビツト、256Kビツトと大容量化したダ
イナミツクRAMの場合、ワード線の長さは最大
でチツプの長辺長と同程度の長さとなり、配線の
抵抗と配線と基板間の容量のため、高速動作にと
つて配線での信号伝播の遅延が問題となつてく
る。特にワード線を多結晶シリコン膜で形成した
場合、ワード線の抵抗が大きく、ワード線の駆動
回路側（以下、始端部）とこれから遠い部分（以
下、終端部）とでは駆動信号の伝播時間に大きな
差が生じる。このため、タイミング設計を行なう
場合、最も遅れる終端部を基準にしなければなら
ず、アクセス時間の高速化に制限があつた。
ワード線の遅延を少なくするための手段として
は、ワード線に低抵抗材料を用いる方法、ワ
ード線を分割して分割したワード線ごとに駆動回
路を接続する方法、ワード線を２層配線構造と
する方法、が考えられる。の低抵抗材料を用い
る方法としては、Ｗ，Moなどの高融点金属を用
いることが検討されているが、これらの金属膜を
得るMOCVD法は未だ技術的に確立されておら
ず、製造工程が複雑で信頼性、歩留りに問題があ
る。のワード線を分割する方法は、分割した数
に比例して駆動回路の数が増え、駆動回路とデコ
ーダの面積が増加するため、メモリセルの占有面
積が小さくなり、ダイナミツクRAMの高集積化
を妨げるという問題がある。これらに比べ、の
方法は有用で、例えば多結晶シリコン膜からなる
第１ワード線とAlからなる第２ワード線を絶縁
膜を挟んで積層してワード線とする方法が採られ
る。第１ワード線はMOSFETのゲート電極と一
体的に形成され、第２ワード線はこの第１ワード
線に対して所定間隔毎にコンタクトさせればよ
い。
しかしながらこのの方法にも問題がある。従
来の二層ワード構造を模式的に第３図に示す。３
１はメモリセルが集積形成されたSi基板であり、
この上に絶縁膜３２を介して多結晶シリコン膜か
らなる第１ワード線３３が配設されている。この
第１ワード線３３は各メモリセルのゲート電極と
一体的に形成されたものである。そしてこの上に
絶縁膜３４を形成し、これにコンタクトホールを
あけてAl膜による第２ワード線３５を形成して
いる。第１ワード線３３と第２ワード線３５との
コンタクト位置C1，C2，…は、例えばメモリセ
ルアレイの64メモリセル毎に等間隔で設定され
る。
このような二層構造のワード線に駆動信号とし
て例えば０［Ｖ］から８［Ｖ］まで立上る電圧信号
を与えたときの遅延時間特性を第４図に示す。第
２ワード線３５を用いずポリシリコンによる第１
ワード線３３のみの場合を一点鎖線４１で示す
が、二層構造にすることによつて、実線４２で示
すように遅延時間が小さくなる。コンタクト位置
C1，C2，…のそれぞれの間にあるメモリセルに
対しては、第１ワード線のみが信号伝播に寄与す
るため、図のような形の遅延時間特性を示すこと
になる。
このように従来の二層構造のワード線により遅
延時間を全体としてかなり小さくできるが、これ
でも未だ十分ではない。より小さい遅延時間を得
るためには例えば、第１ワード線と第２ワード線
のコンタクト位置の間隔を小さくすることが考え
られるが、コンタクト位置には技術的に、また信
頼性の点でメモリセルを置くことが難しく、従つ
てコンタクト位置を増やすことによりメモリセル
数を減らさなければならないという問題がある。
［発明の目的］ 本発明は、上記の点に鑑み二層構造ワード線の
相互コンタクト位置を増やすことなく効果的に遅
延時間を小さくして高速アクセス動作を可能とし
た半導体メモリ装置を提供することを目的とす
る。
［発明の概要］ 本発明は、二層構造のワード線の相互コンタク
ト位置を、始端部から終端部にいくにつれてピツ
チが小さくなるように不等間隔をもつて設定した
ことを特徴とする。
本発明は次のような考察に基づく。第４図の実
線４２で示す二層構造のワード線での遅延時間特
性を考えた場合、アクセス時間を決定するのは終
端部近くの最大遅延時間τmである。そうすると、
ワード線駆動回路が設けられる始端部では第１ワ
ード線と第２ワード線のコンタクト位置のピツチ
をより大きくし、遅延時間をより大きくしてもア
クセス時間には影響を与えない。そして、始端部
でコンタクト数を減らした分だけ、終端部側でコ
ンタクト位置を密に設ければ、全体としてコンタ
クト位置を増すことなく最大遅延時間を小さくで
きることになる。
［発明の効果］ 本発明によれば、二層構造のワード線の相互コ
ンタクト位置を増やすことなくその最大遅延時間
を小さくすることができ、アクセス時間の短縮を
図ることができる。またコンタクト位置を増やさ
なくても済むため、メモリセルの集積度低下、信
頼性低下がなく、従来と同程度の遅延時間が許容
されるならばコンタクト位置を減らして集積度向
上、信頼度向上を図ることができる。
［発明の実施例］ 以下本発明の実施例を説明する。二層構造のワ
ード線の相互コンタクト部を含む具体的な要部構
造を第５図〜第７図に示す。第５図が平面図、第
６図および第７図がそれぞれ第５図Ａ−A′およ
びＢ−B′断面図である。これを製造工程に従つ
て説明すると、まずＰ型Si基板５１を用い、周知
の選択酸化法または酸化膜埋込み法などにより、
フイールド酸化膜５２を形成し、フイールド酸化
膜５２で区画された各グループの素子形成領域を
露出させる。そして素子形成領域はn-層５３を
形成した後、約100〓の第１ゲート酸化膜５４1を
形成しその上に第１層多結晶シリコン膜を堆積
し、これをパターニングして全ビツトに共通な
MOSキヤパシタ電極５５を形成する。第５図の
破線で囲まれた部分だけキヤパシタ電極がない。
次に第２ゲート酸化膜５４2を形成し、その上に
第２層多結晶シリコン膜を堆積し、これをパター
ニングしてMOSFETのゲート電極と一体の第１
ワード線５６を形成する。その後、イオン注入に
よりソース、ドレインとなるn+層５７を形成し、
次いで約5000〓のCVD酸化膜５８1を形成する。
そして、この酸化膜５８1にコンタクトホールを
あけて第１層Al膜を堆積しこれをパターニング
してMOSFETのソースとコンタクトそるビツト
線５９を形成する。このとき、後に形成する第２
ワード線を第１ワード線５６1にコンタクトさせ
る位置にも同時にコンタクトホールをあけ、この
部分に相互コンタクトを良好にするためのスペー
サ膜５９ａを第１層Al膜により選択的に形成し
ておく。これは、第２ワード線を２層のCVD酸
化膜を介して第１ワード線５６1にコンタクトさ
せる場合の段切れを防止し、また深いコンタクト
ホール形成を不要とするためである。この後約
5000〓のCVD酸化膜５８2を堆積しこれにコンタ
クトホールをあけて第２層Al膜を堆積しパター
ニングして第２ワード線６０を形成する。多結晶
シリコン膜からなる第１ワード線５６とAl膜か
らなる第２ワード線６０は、第６図から明らかな
ように、第１層Al膜によるスペーサ膜５９ａを
介して相互にコンタクトしている。そして、この
スペーサ膜５９ａを設けるために、第５図に示さ
れるように第１ワード線５６と第２ワード線６０
の相互コンタクトをとる領域Ｓはメモリセルを配
置しないデツドスペースとする。
第１ワード線５６と第２ワード線６０のコンタ
クトは、チツプ内で１本のワード線に沿つて複数
個所（例えば８個所）でとるが、そのコンタクト
位置の配列が従来と異なり不等間隔である。その
様子を第３図に対応させて第８図に示す。C11，
C12…，C18がコンタクト位置であり、C11がワー
ド線駆動回路側、即ち始端部でC18が終端部側で
ある。
このように、コンタクトを不等間隔にとつた二
層構造ワード線の第１ワード線５６上に遅延特性
を第４図に対応させて第９図に実線６１で示す。
第９図の破線６２は第４図の実線４２に対応す
る。始端部に近い領域では破線６２で示した等間
隔にコンタクトを取つた場合に較べて遅くなるも
のの、終端部分のコンタクトの間隔を狭くするこ
とによつてワード線全体の配線遅延を、最大遅延
時間で比較してτmからτm′に小さくすることが
できる。即ちコンタクトの数（この図では８個）
を変えることなく、従来の等間隔にコンタクトを
取つた二層構造ワード線に較べて配線遅延を低減
することができる。
以上のように本発明によれば、二層構造ワード
線の相互コンタクトの数を一定にして、メモリセ
ルの占有面積を減少させることなく、信号の伝播
遅延時間を短縮することができ、高速アクセス動
作可能でかつ信頼性の高い半導体メモリが実現で
きる。
【図面の簡単な説明】
第１図は、１トランジスタ、１キヤパシタから
なるメモリセルを示す図、第２図はこのメモリセ
ルを配列したメモリアレイを示す図、第３図は従
来の二層構造ワード線を模式的に示す図、第４図
はそのワード線の遅延特性を示す図、第５図は本
発明の一実施例のメモリアレイを示す平面図、第
６図および第７図はそれぞれ第５図のＡ−A′、
Ｂ−B′断面図、第８図はそのワード線構造を模
式的に示す図、第９図はそのワード線の遅延特性
を示す図である。 ５１……ｐ型Si基板、５２……フイールド酸化
膜、５３……n-層、５４1，５４2……ゲート酸化
膜、５５……OSキヤパシタ電極（第１層多結晶
シリコン膜）、５６……ワード線、５６……第１
ワード線兼ゲート電極（第２層多結晶シリコン
膜）、５７……n+層（ソース、ドレイン）、５８1，
５８2……CVD酸化膜、５９……ビツト線（第１
層Al膜）、５９ａ……スペーサ膜（第１層Al膜）、
６０……第２ワード線（第２層Al膜）。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板上に、マトリクス状に配列形成さ
    れた複数のメモリセルと、これらのメモリセルを
    選択的に駆動するそれぞれ複数本ずつの行アドレ
    ス線および列アドレス線とを有する半導体メモリ
    装置において、前記列アドレス線は、列上の全メ
    モリセルのゲート電極に接続される第１列アドレ
    ス線と、この第１列アドレス線上に絶縁膜を介し
    て積層されて第１列アドレス線に対して複数個所
    でコンタクトする第２列アドレス線とから構成さ
    れ、かつ前記第１列アドレス線と第２列アドレス
    線のコンタクト位置の配列は、列アドレス線駆動
    回路から遠い部分でのピツチが近い部分でのそれ
    に比べて小さく設定されていることを特徴とする
    半導体メモリ装置。 ２ 前記メモリセルは、１個のキヤパシタと１個
    のMOSFETからなり、前記第１列アドレス線は
    MOSFETのゲート電極と一体的に多結晶シリコ
    ン膜により形成されたものである特許請求の範囲
    第１項記載の半導体メモリ装置。
JP59062730A 1984-03-30 1984-03-30 半導体メモリ装置 Granted JPS60206164A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59062730A JPS60206164A (ja) 1984-03-30 1984-03-30 半導体メモリ装置
KR1019840007747A KR890004768B1 (ko) 1984-03-30 1984-12-07 반도체 메모리장치
US06/715,360 US4638458A (en) 1984-03-30 1985-03-25 Semiconductor memory address lines with varied interval contact holes
EP85302108A EP0160392B1 (en) 1984-03-30 1985-03-26 Semiconductor memory device having double layered word lines
DE8585302108T DE3564516D1 (en) 1984-03-30 1985-03-26 Semiconductor memory device having double layered word lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59062730A JPS60206164A (ja) 1984-03-30 1984-03-30 半導体メモリ装置

Publications (2)

Publication Number Publication Date
JPS60206164A JPS60206164A (ja) 1985-10-17
JPH0360182B2 true JPH0360182B2 (ja) 1991-09-12

Family

ID=13208774

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59062730A Granted JPS60206164A (ja) 1984-03-30 1984-03-30 半導体メモリ装置

Country Status (5)

Country Link
US (1) US4638458A (ja)
EP (1) EP0160392B1 (ja)
JP (1) JPS60206164A (ja)
KR (1) KR890004768B1 (ja)
DE (1) DE3564516D1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793369B2 (ja) * 1985-06-26 1995-10-09 株式会社日立製作所 半導体記憶装置
US4800530A (en) * 1986-08-19 1989-01-24 Kabushiki Kasiha Toshiba Semiconductor memory system with dynamic random access memory cells
JP2584986B2 (ja) * 1987-03-10 1997-02-26 三菱電機株式会社 半導体装置の配線構造
JP2569040B2 (ja) * 1987-03-18 1997-01-08 株式会社日立製作所 半導体集積回路装置
JPH07120770B2 (ja) * 1987-07-03 1995-12-20 キヤノン株式会社 光電変換装置
US5204842A (en) * 1987-08-05 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory with memory unit comprising a plurality of memory blocks
JP2847727B2 (ja) * 1988-12-27 1999-01-20 日本電気株式会社 半導体装置
JPH03166762A (ja) * 1989-11-27 1991-07-18 Sony Corp 半導体メモリ
US5760452A (en) * 1991-08-22 1998-06-02 Nec Corporation Semiconductor memory and method of fabricating the same
US5671397A (en) * 1993-12-27 1997-09-23 At&T Global Information Solutions Company Sea-of-cells array of transistors
US6675361B1 (en) * 1993-12-27 2004-01-06 Hyundai Electronics America Method of constructing an integrated circuit comprising an embedded macro
JPH07244983A (ja) * 1994-02-28 1995-09-19 Nec Corp 半導体記憶装置
JPH08148656A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体メモリ
JP3352851B2 (ja) * 1995-07-31 2002-12-03 株式会社東芝 半導体集積回路装置の配線方法
US5712510A (en) * 1995-08-04 1998-01-27 Advanced Micro Devices, Inc. Reduced electromigration interconnection line
US5689139A (en) * 1995-09-11 1997-11-18 Advanced Micro Devices, Inc. Enhanced electromigration lifetime of metal interconnection lines
US5835419A (en) * 1996-03-01 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with clamping circuit for preventing malfunction
DE69704204T2 (de) * 1996-03-01 2001-07-12 Mitsubishi Electric Corp Halbleiterspeichergerät, um Fehlfunktion durch Spaltenauswahlleitungsunterbrechung oder Zeilenauswahlleitungsunterbrechung zu vermeiden
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
CN1315189C (zh) * 2003-05-06 2007-05-09 旺宏电子股份有限公司 字符线交接点布局结构
JP4819548B2 (ja) 2006-03-30 2011-11-24 富士通セミコンダクター株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54110068U (ja) * 1978-01-20 1979-08-02
JPS5598852A (en) * 1979-01-23 1980-07-28 Nec Corp Memory device
JPS58199557A (ja) * 1982-05-15 1983-11-19 Toshiba Corp ダイナミツクメモリ装置
JPS58213450A (ja) * 1982-06-04 1983-12-12 Toshiba Corp 半導体装置の多層配線構造

Also Published As

Publication number Publication date
JPS60206164A (ja) 1985-10-17
EP0160392A2 (en) 1985-11-06
DE3564516D1 (en) 1988-09-22
KR850006982A (ko) 1985-10-25
EP0160392B1 (en) 1988-08-17
KR890004768B1 (ko) 1989-11-25
EP0160392A3 (en) 1985-12-27
US4638458A (en) 1987-01-20

Similar Documents

Publication Publication Date Title
JPH0360182B2 (ja)
JP3174209B2 (ja) 不揮発性強誘電体メモリ装置、不揮発性強誘電体メモリアレイ装置及びそのメモリアレイ装置の形成方法
JP2588732B2 (ja) 半導体記憶装置
US5012309A (en) Semiconductor memory device comprising capacitor portions having stacked structures
US4782465A (en) Semiconductor integrated circuit device with memory cells connected to a divided sub-word line
KR930000761B1 (ko) 배선지연이 적은 배선 및 데코우더를 가진 반도체 집적회로장치
US5818090A (en) Semiconductor devices with load elements
JP2523488B2 (ja) 半導体記憶装置
JPS5853512B2 (ja) 半導体記憶装置の製造方法
JPH05299605A (ja) 半導体記憶装置
US6594172B2 (en) Method of selectively forming local interconnects using design rules
JP2002313956A (ja) 半導体メモリ素子及びその製造方法
JPH01150353A (ja) 半導体記憶装置およびその製造方法
JP3147144B2 (ja) 半導体装置及びその製造方法
JPS58140151A (ja) 半導体集積回路装置
JPH02208964A (ja) 半導体記憶装置
JP2876658B2 (ja) 半導体装置
JPS60261167A (ja) 半導体集積回路装置
JP2606836B2 (ja) 半導体記憶装置
US5428235A (en) Semiconductor memory device including improved connection structure to FET elements
JPH0834300B2 (ja) 配線構造を有する半導体記憶装置
JP2862655B2 (ja) 半導体記憶装置
JPH0834299B2 (ja) 半導体記憶装置
JPS60109249A (ja) 多層配線部材
JPS6057962A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term