JPH01199462A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01199462A JPH01199462A JP2439288A JP2439288A JPH01199462A JP H01199462 A JPH01199462 A JP H01199462A JP 2439288 A JP2439288 A JP 2439288A JP 2439288 A JP2439288 A JP 2439288A JP H01199462 A JPH01199462 A JP H01199462A
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- polycrystalline silicon
- silicon layer
- insulating film
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- wire
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Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体装置に関し、特に半導体装置の抵抗素子
構造に関する。
構造に関する。
（従来の技術）
ＬＳＩの集積度の向上につれて、多結晶シリコン抵抗技
術の重要性かますます高くなってきている。高抵抗負荷
型スタチックＲＡＭの場合、非常に高い抵抗値を持つ抵
抗素子が必要である。
術の重要性かますます高くなってきている。高抵抗負荷
型スタチックＲＡＭの場合、非常に高い抵抗値を持つ抵
抗素子が必要である。
最近の一例として、“高集積高速時代の幕開けを告げる
ＩＭＳＲＡＭの登場”；日経マイクロデバイス、１９８
７年３月号、ｐｐ５３〜６５、に開示された技術がある
。
ＩＭＳＲＡＭの登場”；日経マイクロデバイス、１９８
７年３月号、ｐｐ５３〜６５、に開示された技術がある
。
ＰＪＪ２図はこの文献から抜き出した抵抗素子構造の断
面図である。この従来構造は、配線となる不純物を含ん
だ第１多結晶シリコン層と、抵抗となる不純物を含まな
いもしくは微量の不純物を含んだ第２多結晶シリコン層
とか、居間絶縁膜のコンタクトホールな介して結かれて
いた。
面図である。この従来構造は、配線となる不純物を含ん
だ第１多結晶シリコン層と、抵抗となる不純物を含まな
いもしくは微量の不純物を含んだ第２多結晶シリコン層
とか、居間絶縁膜のコンタクトホールな介して結かれて
いた。
従来の技術の場合、以下の様な欠点がある。
配線である前記第１多結晶シリコン層２０１と前記第２
多結晶シリコン層２０２とが前記層間絶縁ＬＩ２０３に
コンタクトホールを介して接続されている、すなわち、
前記第１多結晶シリコン層２０１上に前記層間絶縁膜２
０３のコンタクトホールを形成する必要がある。したが
って重ね合ねせの余裕をとらなければならないので、前
記第１多結晶シリコン２０１の面積を広くとらなければ
ならないので、微細化の大きな障壁になっている。
多結晶シリコン層２０２とが前記層間絶縁ＬＩ２０３に
コンタクトホールを介して接続されている、すなわち、
前記第１多結晶シリコン層２０１上に前記層間絶縁膜２
０３のコンタクトホールを形成する必要がある。したが
って重ね合ねせの余裕をとらなければならないので、前
記第１多結晶シリコン２０１の面積を広くとらなければ
ならないので、微細化の大きな障壁になっている。
また前記第２多結晶シリコン２０２も前記コンタクトホ
ールとの重ね合わせ余裕が必要となり微細化が不可能で
あり、抵抗素子、しいてはチップ面積を大きくしなけれ
ばならない。
ールとの重ね合わせ余裕が必要となり微細化が不可能で
あり、抵抗素子、しいてはチップ面積を大きくしなけれ
ばならない。
また前記第１多結晶シリコン２０１と前記第２多結晶シ
リコン２０２との接触面積か小さいので、接触抵抗か不
安定となり、しいては信頼性の低下につながる。
リコン２０２との接触面積か小さいので、接触抵抗か不
安定となり、しいては信頼性の低下につながる。
以上より前述の従来技術では、高集積化が不可能であり
、信頼性が低いという問題点を有する。
、信頼性が低いという問題点を有する。
（課題を解決するための手段）
本発明の半導体装置は、半導体基板上の絶縁膜上に形成
されている抵抗素子において、配線となる不純物を含ん
だ第１多結晶シリコン層は前記絶縁膜上に形成され、抵
抗となる第２多結晶シリコン層は、前記第１多結晶シリ
コン層上から前記絶縁膜上にかけて形成されていること
を特徴とする半導体装置てあり、前記第１多結晶シリコ
ン層の膜厚か前記第２多結晶シリコン層の膜厚よりも厚
いことを特徴とする。
されている抵抗素子において、配線となる不純物を含ん
だ第１多結晶シリコン層は前記絶縁膜上に形成され、抵
抗となる第２多結晶シリコン層は、前記第１多結晶シリ
コン層上から前記絶縁膜上にかけて形成されていること
を特徴とする半導体装置てあり、前記第１多結晶シリコ
ン層の膜厚か前記第２多結晶シリコン層の膜厚よりも厚
いことを特徴とする。
（実 施 例）
第１図は本発明の一実施例における半導体装置の断面図
である。１０１は半導体基板、１０２は絶縁膜、１０３
は配線である不純物を含んだ第１多結晶シリコン、１０
４は抵抗体である不純物を含まないもしくは微量の不純
物を含んだ第２多結晶シリコンである。
である。１０１は半導体基板、１０２は絶縁膜、１０３
は配線である不純物を含んだ第１多結晶シリコン、１０
４は抵抗体である不純物を含まないもしくは微量の不純
物を含んだ第２多結晶シリコンである。
以下、詳細は、工程をおいながら説明していく（第３図
）。まず第３図（ａ）の如く、半導体基板３０１上に他
の素子と分離するために絶縁膜３０２を４０００ （オ
ングストローム）形成する。
）。まず第３図（ａ）の如く、半導体基板３０１上に他
の素子と分離するために絶縁膜３０２を４０００ （オ
ングストローム）形成する。
その上に配線となる第１多結晶シリコン３０３を２５０
０ （オングストローム）形成する０通常モノシランガ
スを６２０（”Ｃ）で熱分解させ、前記第１多結晶シリ
コン３０３を堆積する。５６０（”Ｃ）の低温で堆積さ
せたアモルフツスシリコンでも良い。
０ （オングストローム）形成する０通常モノシランガ
スを６２０（”Ｃ）で熱分解させ、前記第１多結晶シリ
コン３０３を堆積する。５６０（”Ｃ）の低温で堆積さ
せたアモルフツスシリコンでも良い。
次に第３図（ｂ）の如く、前記第１多結晶シリコン３０
３の抵抗値を下げるためにリンやボロンなどの不純物イ
オン打ち込みをする。十分抵抗値を下げる様にドーズ量
は５ＸＩＯＩＳ（ｃｍ−”）以上か望ましい。
３の抵抗値を下げるためにリンやボロンなどの不純物イ
オン打ち込みをする。十分抵抗値を下げる様にドーズ量
は５ＸＩＯＩＳ（ｃｍ−”）以上か望ましい。
次に第３図（Ｃ）の如く、前記第１多結晶シリコン３０
３の不要な部分以外に第２レジスト３０６を形成し、そ
れをマスクとして、前記第１多結晶シリコン３０３をエ
ツチングする。その後前記第ルジスト３０６を除去する
。
３の不要な部分以外に第２レジスト３０６を形成し、そ
れをマスクとして、前記第１多結晶シリコン３０３をエ
ツチングする。その後前記第ルジスト３０６を除去する
。
次に第３図（ｄ）の如く、抵抗となる第２多結晶シリコ
ン３０５を前記第１多結晶シリコン３０３と同様な方法
で堆積する。前記第２多結晶シリコン３０５の膜厚は必
要な抵抗値に応じて決定する。なお３モルファスシリコ
ンでも良い。
ン３０５を前記第１多結晶シリコン３０３と同様な方法
で堆積する。前記第２多結晶シリコン３０５の膜厚は必
要な抵抗値に応じて決定する。なお３モルファスシリコ
ンでも良い。
次に第３図（ｅ）の如く、抵抗として必要な部分に前記
第１多結晶３０３上にもかかる様に第２レジストを形成
し、前記第２多結晶シリコンのみを等方性イオンエツチ
ングする。そして前記第２レジスト３０７を除去して、
前記第１多結晶シリコン３０３中の不純物を活性化され
るために１０００（”Ｃ）３０（秒）はどのアニールを
行なう。
第１多結晶３０３上にもかかる様に第２レジストを形成
し、前記第２多結晶シリコンのみを等方性イオンエツチ
ングする。そして前記第２レジスト３０７を除去して、
前記第１多結晶シリコン３０３中の不純物を活性化され
るために１０００（”Ｃ）３０（秒）はどのアニールを
行なう。
以上の工程を経て、本発明の抵抗素子が完成する。前記
第１多結晶シリコン３０３を形成し、その後、前記第１
多結晶シリコン３０３に金属シリサイドを形成して抵抗
値を下げても良い。
第１多結晶シリコン３０３を形成し、その後、前記第１
多結晶シリコン３０３に金属シリサイドを形成して抵抗
値を下げても良い。
また、前記第１多結晶シリコン３０３と、第２多結晶シ
リコン３０５の膜厚を自由に変えることか可能である。
リコン３０５の膜厚を自由に変えることか可能である。
すなわち前記第１多結晶シリコン３０４の膜厚を厚く、
前記第２多結晶シリコン３０５の膜厚を薄くすることに
より、低いシート抵抗値の配線を持ち、非常に高いシー
ト抵抗値を有する抵抗素子を作ることが可能である。
前記第２多結晶シリコン３０５の膜厚を薄くすることに
より、低いシート抵抗値の配線を持ち、非常に高いシー
ト抵抗値を有する抵抗素子を作ることが可能である。
なお、本発明は上述の実施例に限定されず、その骨子を
脱しない範囲で種々変更が可能であることはいうまでも
ない。
脱しない範囲で種々変更が可能であることはいうまでも
ない。
（発明の効果）
以上述べた様に発明によれば、下記に列挙する効果か得
られる。
られる。
（１）配線と抵抗とがコンタクトホールを介して結がれ
ていないために、そのフォト・エツチングの重ね合せ余
裕が不要となり微細化が可能であり、しいてはチップ面
積の縮小が可能である。
ていないために、そのフォト・エツチングの重ね合せ余
裕が不要となり微細化が可能であり、しいてはチップ面
積の縮小が可能である。
（２）配線と抵抗とがコンタクトホールな介して結がれ
ていないために、配線と抵抗との接解面積か大きくとれ
、その上つきまわりか良いので、接触面が安定すなわち
接解抵抗が安定するので信頼性か向上する。
ていないために、配線と抵抗との接解面積か大きくとれ
、その上つきまわりか良いので、接触面が安定すなわち
接解抵抗が安定するので信頼性か向上する。
（３）配線と抵抗との間に層間絶縁膜かないので、その
分平坦化している。また工程数も少ない。
分平坦化している。また工程数も少ない。
第１図は本発明の半導体装置の一実施例を示す主要断面
図。 第２図は従来の半導体装置を示す主要断面図。 第３図（ａ）〜（ｅ）は本発明の実施例を示す半導体装
置の製造工程毎の主要断面図。 １０１・・・半導体基板 １０２・・・絶縁膜 １０３・・・第１多結晶シリコン １０４・・・第２多結晶シリコン ２０１・・・第１多結晶シリコン ２０２・・・第２多結晶シリコン ２０３・・・層間絶縁膜 ２０４・・・絶縁膜 ２０５・・・半導体基板 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・第１多結晶シリコン ３０４・・・不ｈ＠物イオンビーム ３０５・・・第２多結晶シリコン 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）第 ３ 図
図。 第２図は従来の半導体装置を示す主要断面図。 第３図（ａ）〜（ｅ）は本発明の実施例を示す半導体装
置の製造工程毎の主要断面図。 １０１・・・半導体基板 １０２・・・絶縁膜 １０３・・・第１多結晶シリコン １０４・・・第２多結晶シリコン ２０１・・・第１多結晶シリコン ２０２・・・第２多結晶シリコン ２０３・・・層間絶縁膜 ２０４・・・絶縁膜 ２０５・・・半導体基板 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・第１多結晶シリコン ３０４・・・不ｈ＠物イオンビーム ３０５・・・第２多結晶シリコン 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）第 ３ 図
Claims (2)
- （１）半導体基板上の絶縁膜上に形成されている抵抗素
子の配線となる不純物を含んだ第１多結晶シリコン層は
前記絶縁膜上に形成され、抵抗となる第２多結晶シリコ
ン層は、前記第１多結晶シリコン層上から前記絶縁膜上
にかけて形成されていることを特徴とする半導体装置。 - （２）前記第１多結晶シリコン層の膜厚が、前記第２多
結晶シリコン層の膜厚よりも厚いことを特徴とする第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2439288A JPH01199462A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2439288A JPH01199462A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199462A true JPH01199462A (ja) | 1989-08-10 |
Family
ID=12136893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2439288A Pending JPH01199462A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223297A (ja) * | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 集積回路装置及びその製造方法 |
| JP2006515466A (ja) * | 2003-01-31 | 2006-05-25 | フェアチャイルド セミコンダクター コーポレイション | 低標準偏差の高抵抗値分割ポリｐ抵抗器 |
| WO2009016989A1 (ja) | 2007-07-27 | 2009-02-05 | Shiseido Company Ltd. | 水中油型乳化組成物及びその製造方法 |
-
1988
- 1988-02-04 JP JP2439288A patent/JPH01199462A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515466A (ja) * | 2003-01-31 | 2006-05-25 | フェアチャイルド セミコンダクター コーポレイション | 低標準偏差の高抵抗値分割ポリｐ抵抗器 |
| JP2005223297A (ja) * | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 集積回路装置及びその製造方法 |
| US7777288B2 (en) | 2004-02-09 | 2010-08-17 | Nec Electronics Corporation | Integrated circuit device and fabrication method therefor |
| JP4541717B2 (ja) * | 2004-02-09 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 集積回路装置及びその製造方法 |
| WO2009016989A1 (ja) | 2007-07-27 | 2009-02-05 | Shiseido Company Ltd. | 水中油型乳化組成物及びその製造方法 |
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